精解 SPI 的 CPHA 时钟相位与 CPLK 时钟极性

全志R40平台的tinav2.1系统下打开SPI2接口 1、（可选修改） Q:\r40_tinav2.1\spi20_r40_tinav2.1\lichee\brandy\build.sh build_uboot() { if [ "x${PLATFORM}" = "xsun50iw1p1" ] || \ [ "x${PLATFORM}" = "xsun50iw2p1" ] || \ [ "x${PLATFORM}&quo t; = "xsun50iw6p1" ] || \ [ "x${PLA

由于SCK时钟的相位和极性在不同系统中的配置不尽相同，所以在本设计中通过合理设置CPHA、CPOL和RCV_CPOL的值，达到正确接收数据的目的。 　　如图所示，两个输入寄存器被用来采样MISO。一个在SCK上升沿采样，另一个在SCK下降沿采样。这两个寄存器的输出连接到一个多路器，多路器由RCV_CPOL控制。多路器的输出连接到SPI接收移位寄存器，接收移位寄存器由外部SCK的上升沿钟控。 　　如图 SPI接收移位寄存器和MIMO输入寄存器　　由SCK钟控的计数器用来对输入到移位寄存器的数

此进程为SCK输出，逻辑，SCK与控制寄存器的CLKDIV、CPHA和CPOL位有关。SCK INT是内部SCK，用其来控制串行数据输出，是SPI控制状态机的同步时钟。当CPHA=1时，SCK_OUT=SCK_1；当CPHA=0时，SCK_OUT=SCK_0。CLK0_MASK和CLK1_MASK分另刂为CLK_0和CLK_1的输出控制信号。当没有数据传输时，SCK_0和SCK_1可以被关闭，如图所示。 　　如图  SCK时钟发生器　　  来源:ks99

此进程为SCK输出，逻辑，SCK与控制寄存器的CLKDIV、CPHA和CPOL位有关。SCK INT是内部SCK，用其来控制串行数据输出，是SPI控制状态机的同步时钟。当CPHA=1时，SCK_OUT=SCK_1；当CPHA=0时，SCK_OUT=SCK_0。CLK0_MASK和CLK1_MASK分另刂为CLK_0和CLK_1的输出控制信号。当没有数据传输时，SCK_0和SCK_1可以被关闭，如图所示。 　　如图  SCK时钟发生器　　  :