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  1. VHDL 程序举例打包，应该有你想要的

  2. VHDL 程序举例 文件夹中包括下面程序 -------------------------------------------------------------------------------- NOTE：该程序参考FPGA中文网站 重要说明：不同软件对VHDL语法的支持范围是不一样的，以下程序中的某些语句可能不能运行在所有的软件平台之上，因此程序可能要作一些修改，同时务必注意阅读程序中的注释。以下部分程序为txt格式，请自行另存为vdh后缀的文件。有些EDA软件要求ENTITY的名称

  3. 所属分类：网络攻防

    • 发布日期：2009-07-23
    • 文件大小：42kb
    • 提供者：engddy

  1. Verilog实例（经典135例）

  2. 很实用的Verilog实例！ 目录：王金明：《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波

  3. 所属分类：嵌入式

    • 发布日期：2009-09-08
    • 文件大小：127kb
    • 提供者：kevinsjtu

  1. EDA实验之7人表决器下载

  2. VHDL语言设计的七人表决器，可下载的SE-5型实验箱上使用。

  3. 所属分类：专业指导

    • 发布日期：2009-12-15
    • 文件大小：39kb
    • 提供者：yinheng1314

  1. 基于VHDL的七人表决器的设计

  2. 用七个开关作为表决器的7个输入变量，输入变量为逻辑“1”时表示表决者“赞同”；输入变量为逻辑“0”时，表示表决者“不赞同”。输出逻辑“1”时，表示表决“通过”；输出逻辑“0”时，表示表决“不通过”。当表决器的七个输入变量中有4个以上（含4个）为“1”时，则表决器输出为“1”；否则为“0”。

  3. 所属分类：专业指导

    • 发布日期：2010-01-05
    • 文件大小：41kb
    • 提供者：wzl880820

  1. 大规模可编程逻辑器件

  2. 用七个开关作为表决器的7个输入变量，输入变量为逻辑“1”时表示表决者“赞同”；输入变量为逻辑“0”时，表示表决者“不赞同”。输出逻辑“1”时，表示表决“通过”；输出逻辑“0”时，表示表决“不通过”。当表决器的七个输入变量中有4个以上（含4个）为“1”时，则表决器输出为“1”；否则为“0”。

  3. 所属分类：专业指导

    • 发布日期：2010-01-16
    • 文件大小：4kb
    • 提供者：guangsu886688

  1. VHDL 程序举例,设计很多基础试验

  2. 最高优先级编码器、8位相等比较器 、优先编码器、8位大小比较器 、8位总线收发器：74245 （注2）、地址译码（for m68008） 、三人表决器（三种不同的描述方式） LED七段译码 （注1） 、多路选择器（使用if－else语句）、双2－4译码器：74139 、多路选择器（使用when－else语句）、汉明纠错吗编码器 、多路选择器（使用select语句）、汉明纠错吗译码器 、加法器描述 、四D74175 用状态机实现的计数器 、简单的锁存器、各种功能的计数器 、简单的12位寄存器 模

  3. 所属分类：专业指导

    • 发布日期：2010-05-15
    • 文件大小：67kb
    • 提供者：e21702924h

  1. EDA 七人表决器和计数器的设计原理图和所得到的波形图

  2. EDA作业　设计七人表决器 计数器 计数器是用4位加法器和74374设计的，七人表决器一位加法器实现

  3. 所属分类：专业指导

  1. verilog HDL经典程序实例135例

  2. Verilog HDL程序设计教程》程序例子，带说明。【例 3.1】4 位全加器 【例 3.2】4 位计数器【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序【例 3.5】“与-或-非”门电路【例 5.1】用 case语句描述的 4 选 1 数据选择器【例 5.2】同步置数、同步清零的计数器【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值【例 5.5】用 begin-end 串行块产生信号波形【例 5.6】用 fork-join 并行块产生信号波形【

  3. 所属分类：嵌入式

    • 发布日期：2010-07-23
    • 文件大小：155kb
    • 提供者：do622

  1. 王金明：《Verilog HDL程序设计教程》135例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：嵌入式

    • 发布日期：2011-02-24
    • 文件大小：127kb
    • 提供者：zhlyz2003

  1. EDA技术与VHDL实验指导书(张芬)

  2. 第一部分 ZY11EDA13BE实验系统简介 1 一、ZY11EDA13BE实验系统特点 1 二、ZY11EDA13BE实验系统主板组成 3 三、ZY11EDA13BE实验系统各功能模块介绍 4 四、实验箱配置说明 17 五、选配的适配板与扩展板功能介绍及使用说明 17 六、主板系统I/O分布 19 七、 实验注意事项 25 第二部分 实验部分 26 实验一 MaxplusII软件入门并设计1位半加器 26 实验二 七人表决器 27 实验三 序列信号发生器 28 实验四 基本组合逻辑电路的VH

  3. 所属分类：专业指导

    • 发布日期：2011-04-16
    • 文件大小：1mb
    • 提供者：vb7079

  1. verilog HDL设计实例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：专业指导

    • 发布日期：2011-06-14
    • 文件大小：155kb
    • 提供者：wwe12580

  1. 七人表决器设计设计报告

  2. 基于FPGA的七人表决器设计设计报告 主要是设计的源程序 比较实用 经过本人的实际操作设计的

  3. 所属分类：专业指导

    • 发布日期：2011-10-29
    • 文件大小：38kb
    • 提供者：pq544109726

  1. VHDL程序设计（2）七人表决器

  2. EDA课程VHDL程序设计实例：七人表决器。通过七个开关的高电平数量控制灯的亮灭

  3. 所属分类：专业指导

    • 发布日期：2011-12-07
    • 文件大小：423byte
    • 提供者：wutongye1216

  1. EDA实验七人表决器（代码+连线图）

  2. 7人表决器本设计就是利用EDA/SOPC-II+实验箱中的拨挡开关模块和LED模块来实现一个简单的七人表决器的功能。拨挡开关模块中的K1～K7表示七个人，当拨挡开关输入为‘1’时，表示对应的人投同意票，否则当拨挡开关输入为‘0’时，表示对应的人投反对票；LED模块中D1_1表示七人表决的结果，当同意数＞3人的时候，D1_1点亮表示一致同意，同时使用试验台的大板数码管显示同意的人数，否则D1_1熄灭表示一致反对

  3. 所属分类：硬件开发

    • 发布日期：2014-11-19
    • 文件大小：488kb
    • 提供者：u012357206

  1. 《 Verilog HDL 程序设计教程》135例，源码

  2. 《 Verilog HDL 程序设计教程》135例； 。【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行

  3. 所属分类：硬件开发

    • 发布日期：2015-05-27
    • 文件大小：127kb
    • 提供者：feng1o

  1. 具体程序 VHDL程序实例

  2. 程序中主要包括： 最高优先级编码器 8位相等比较器 三人表决器 加法器描述 8位总线收发器 地址译码 多路选择器 LED七段译码 多路选择器 双2－4译码器 多路选择器 汉明纠错码编码器 双向总线 汉明纠错吗译码器 三态总线 时序逻辑： 四D触发器 用状态机实现的计数器 简单的锁存器 各种功能的计数器 简单的12位寄存器 通用寄存器 带load、clr等功能的寄存器 带三态输出的8位D寄存器 移位寄存器 存储器举例 状态机举例 一个简单的状态机 莫尔型状态机1 使用列举类型的状态机 莫尔型状态

  3. 所属分类：网络攻防

    • 发布日期：2009-02-25
    • 文件大小：20kb
    • 提供者：rxiaolu

  1. verilog HDL经典实例135例

  2. 《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并

  3. 所属分类：嵌入式

    • 发布日期：2009-04-04
    • 文件大小：155kb
    • 提供者：ljj0709

  1. EDA基础实验总结报告

  2. 山东大学信息学院EDA基础实验总结报告，内容包含实验1 4选1数据选择器的设计；实验2 四位比较器；实验3 并行加法器设计；实验4 七人表决器；实验5 计数器设计；实验6 巴克码发生器；实验8 交通灯信号控制器设计；

  3. 所属分类：其它

    • 发布日期：2018-10-21
    • 文件大小：663kb
    • 提供者：qq_40499185

  1. 七人表决器.zip

  2. 学校的单片机课程设计，可实现矩阵按键七人表决器在数码管上显示

  3. 所属分类：C

    • 发布日期：2019-05-28
    • 文件大小：27kb
    • 提供者：a1979946726

  1. 数字逻辑实验 cnt60.zip

  2. 计算机本科实验课程的数字逻辑课程设计的 电子钟、动态数码管、计数器、七人表决器等 的实验代码。 计算机本科实验课程的数字逻辑课程设计的 电子钟、动态数码管、计数器、七人表决器等 的实验代码。

  3. 所属分类：其它