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搜索资源列表

  1. 三人表决器设计原理图及程序

  2. 基于单片机的三人表决器设计原理图，附带有源程序

  3. 所属分类：硬件开发

    • 发布日期：2009-05-13
    • 文件大小：15kb
    • 提供者：gushuai1208

  1. ＭＡＸＰＬＵＳ２入门

  2. PLD设计，这份资料讲的是用ＭＡＸＰＬＵＳ２进行设计，包括安装还有用三人表决器为例子惊醒的操作

  3. 所属分类：专业指导

    • 发布日期：2009-05-22
    • 文件大小：1023kb
    • 提供者：songpp1987

  1. VHDL 程序举例打包，应该有你想要的

  2. VHDL 程序举例 文件夹中包括下面程序 -------------------------------------------------------------------------------- NOTE：该程序参考FPGA中文网站 重要说明：不同软件对VHDL语法的支持范围是不一样的，以下程序中的某些语句可能不能运行在所有的软件平台之上，因此程序可能要作一些修改，同时务必注意阅读程序中的注释。以下部分程序为txt格式，请自行另存为vdh后缀的文件。有些EDA软件要求ENTITY的名称

  3. 所属分类：网络攻防

    • 发布日期：2009-07-23
    • 文件大小：42kb
    • 提供者：engddy

  1. 三人表决器vhdl程序设计报告

  2. 三人表决器 vhdl程序 quartus仿真

  3. 所属分类：嵌入式

    • 发布日期：2009-09-16
    • 文件大小：156kb
    • 提供者：kimitace

  1. 数电实验 熟悉软件Maxplus II

  2. 熟悉软件Maxplus II 报警器 三人表决器 通过半加器设计1位全加器 全减器的使用

  3. 所属分类：专业指导

    • 发布日期：2009-12-27
    • 文件大小：3mb
    • 提供者：loonge

  1. VHDL 程序举例,设计很多基础试验

  2. 最高优先级编码器、8位相等比较器 、优先编码器、8位大小比较器 、8位总线收发器：74245 （注2）、地址译码（for m68008） 、三人表决器（三种不同的描述方式） LED七段译码 （注1） 、多路选择器（使用if－else语句）、双2－4译码器：74139 、多路选择器（使用when－else语句）、汉明纠错吗编码器 、多路选择器（使用select语句）、汉明纠错吗译码器 、加法器描述 、四D74175 用状态机实现的计数器 、简单的锁存器、各种功能的计数器 、简单的12位寄存器 模

  3. 所属分类：专业指导

    • 发布日期：2010-05-15
    • 文件大小：67kb
    • 提供者：e21702924h

  1. 王金明：《Verilog HDL程序设计教程》135例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：嵌入式

    • 发布日期：2011-02-24
    • 文件大小：127kb
    • 提供者：zhlyz2003

  1. EDA技术与VHDL实验指导书(张芬)

  2. 第一部分 ZY11EDA13BE实验系统简介 1 一、ZY11EDA13BE实验系统特点 1 二、ZY11EDA13BE实验系统主板组成 3 三、ZY11EDA13BE实验系统各功能模块介绍 4 四、实验箱配置说明 17 五、选配的适配板与扩展板功能介绍及使用说明 17 六、主板系统I/O分布 19 七、 实验注意事项 25 第二部分 实验部分 26 实验一 MaxplusII软件入门并设计1位半加器 26 实验二 七人表决器 27 实验三 序列信号发生器 28 实验四 基本组合逻辑电路的VH

  3. 所属分类：专业指导

    • 发布日期：2011-04-16
    • 文件大小：1mb
    • 提供者：vb7079

  1. verilog HDL设计实例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：专业指导

    • 发布日期：2011-06-14
    • 文件大小：155kb
    • 提供者：wwe12580

  1. 数字逻辑课程设计（数字钟 三人表决器 “101”序列检测器）

  2. 本人设计一个数字时钟，主要用来实现00～59的秒、分六十进制计数器， 00～23的小时二十四进制计数器，整点报时，置数，清零以及数码管显示等功能。 本人设计一个运算单元，主要用来实现三人多数表决，当三个人中通过的人数比不通过的人数多时，则通过，反之，你不通过。 本人设计一个状态机，主要用来检测所输入的序列中是否有“101”序列，设置不同的状态，输入不同的信号，从而得出次态和输出。

  3. 所属分类：嵌入式

    • 发布日期：2011-07-31
    • 文件大小：212kb
    • 提供者：petters

  1. FPGA入门文档

  2. FPGA入门文档通过本项目，利用VHDL语言完成一个基于FPGA的三人表决器设计， 并下载到FPGA中进行验证，达到以下要求 1 掌握EDA技术基本概念 2 熟悉基于FPGA的EDA设计流程。 3 了解CPLD/FPGA的内部结构 4 了解QuartusII 软件的基本使用方法 5 了解VHDL语言的基本结构

  3. 所属分类：硬件开发

    • 发布日期：2012-05-30
    • 文件大小：905kb
    • 提供者：xinghai5000

  1. 十人表决器

  2. 本课程设计主要利用PLC来完成一个十人投票机，能够对十人投票表决结果进行判断，并通过不同的LED数码管进行显示。该设计的硬件电路主要由三个部分组成：PLC模块、输入按钮开关及输出发光二级管。信号处理和转换由PLC模块来完成，其负责把按钮开关传送来的信号经一定的处理，并发出相应的输出信号。按钮开关进行输入，包括十个投票端、一个总开关和一个复位按钮。四个发光二极管包括一个电源显示和三个结果显示，不同结果对应亮不同发光二级管。

  3. 所属分类：专业指导

    • 发布日期：2012-08-02
    • 文件大小：461kb
    • 提供者：zdq920293058

  1. 三人表决器设计

  2. 设计一个A、B、C三人表决电路。当表决某个提案时，多数人同意，提案通过，同时A具有否决权

  3. 所属分类：C

    • 发布日期：2013-01-12
    • 文件大小：1mb
    • 提供者：qq839988927

  1. 三人表决器

  2. 本表决器共八个按键，用STC89C51单片机芯片为核心，LED显示器等设计的三人表决器课程设计。

  3. 所属分类：讲义

    • 发布日期：2015-04-19
    • 文件大小：1mb
    • 提供者：qq_27455285

  1. 《 Verilog HDL 程序设计教程》135例，源码

  2. 《 Verilog HDL 程序设计教程》135例； 。【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行

  3. 所属分类：硬件开发

    • 发布日期：2015-05-27
    • 文件大小：127kb
    • 提供者：feng1o

  1. 单片机实现裁判三人表决器的设计程序

  2. 单片机实现裁判三人表决器的设计程序

  3. 所属分类：专业指导

    • 发布日期：2015-10-13
    • 文件大小：50kb
    • 提供者：qq_31988657

  1. 具体程序 VHDL程序实例

  2. 程序中主要包括： 最高优先级编码器 8位相等比较器 三人表决器 加法器描述 8位总线收发器 地址译码 多路选择器 LED七段译码 多路选择器 双2－4译码器 多路选择器 汉明纠错码编码器 双向总线 汉明纠错吗译码器 三态总线 时序逻辑： 四D触发器 用状态机实现的计数器 简单的锁存器 各种功能的计数器 简单的12位寄存器 通用寄存器 带load、clr等功能的寄存器 带三态输出的8位D寄存器 移位寄存器 存储器举例 状态机举例 一个简单的状态机 莫尔型状态机1 使用列举类型的状态机 莫尔型状态

  3. 所属分类：网络攻防

    • 发布日期：2009-02-25
    • 文件大小：20kb
    • 提供者：rxiaolu

  1. 表决器Verilog源代码.zip

  2. 本设计是基于Quartus II 13.1 的Verilog编程代码，设计功能是三人表决器

  3. 所属分类：硬件开发

    • 发布日期：2019-07-09
    • 文件大小：2mb
    • 提供者：qq_37216959

  1. 74138实现三人表决器电路仿真

  2. 可直接运行，已经调试完成，结果通过显示屏展示出来，采用74138和与非门实现电路运行，a具有一票否决权，少数服从多数

  3. 所属分类：硬件开发

    • 发布日期：2020-03-29
    • 文件大小：113kb
    • 提供者：x_23456

  1. 05《HELLO FPGA》-项目实战篇v2.1.pdf

  2. 为什么要学项目实战篇：前面的篇章多为理论知识，而这一篇是结合开发板实物，从理论上升到实践，将前面的基础知识运用到实际的工程项目当中。 　　项目实战篇包含哪些内容：我们例举三人表决器、数字时钟、多终端点歌系统、数字示波器这四个实际的工程项目，手把手带领大家从分析工程、分解工程、到最终实现工程。通过逐个解决工程中的实际问题，来学习原汁原味的FPGA设计。本篇一改传统教程里逐个讲解外设的方法，巧妙的将所有外设功能放在实际项目当中讲解，使读者真正意义上做到了现学现用，活学活用

  3. 所属分类：电信

    • 发布日期：2020-06-07
    • 文件大小：6mb
    • 提供者：haiyungeggg
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