北京市大学生集成电路设计大赛题，纯个人练习，使用Verilog HDL编写，内部模块包括M序列发生器、串并转换、ASK调制、波形发生器（峰值为64的正弦波与余弦波）、加法器，因此程序为个人练习，所以代码无注释，但有设计报告对模块有具体说明，有需要的同学可以下载参考