随着ULSI工艺步入深亚微米时代，处理器内部组合逻辑的瞬时故障敏感性迅速提高，即将赶超时序逻辑。本文在设计初期将硬件寄存器纠检错能力和系统软件检错能力纳入考虑，兼顾处理器内组合逻辑、时序逻辑两类部件，设计应用级“低代价锁步EDDI”机制。创新如下： 1) 提出基于概率论的故障漏检率量化估计方法，为纠检错与性能折中进行指导。以往的应用级检错机制在设计过程中并没有考虑到下层操作系统的检错能力，这会造成可靠性估计不足而带来性能损失。本文依照指令流经的部件将故障划分为不同子类，并