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  1. 用VGA显示俄罗斯方块基于FPGA

  2. 1、学习Verilog HDL的设计技巧 2、学习VGA接口特点 3、学习嵌入式逻辑分析仪的使用 设计内容： 以24M的工作频率，每个时钟周期输出一个象素，每行个800象素，每场525个象素

  3. 所属分类：硬件开发

    • 发布日期：2010-05-05
    • 文件大小：865kb
    • 提供者：Rambo101525

  1. 用FPGA开发的俄罗斯方块游戏

  2. 用C及其它软件语言描述俄罗斯方块的游戏较为容易，而用VERILOG HDL描述相对而言有些难度，可以借此学习Verilog的进阶使用以及其中用到的VGA接口协议，关键是其中分层的思想对大家以后设计希望能有帮助

  3. 所属分类：硬件开发

    • 发布日期：2017-03-27
    • 文件大小：4mb
    • 提供者：sinat_32559823

  1. 使用Verilog语言编写简单的俄罗斯方块

  2. 压缩包里有两个文件，一个是课程设计时调试过得可以直接用用的，另一个是我进行了一定修改，但由于手头没有板子，没有调试过得，但注释比较全，便于理解。具体的程序解释可以看我的博客。初来乍到，多多关照~

  3. 所属分类：其他

    • 发布日期：2018-01-17
    • 文件大小：8kb
    • 提供者：ad7533

  1. 俄罗斯方块的Verilog设计

  2. 俄罗斯方块的Verilog设计

  3. 所属分类：其它

    • 发布日期：2016-09-28
    • 文件大小：7mb
    • 提供者：tayu984239