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搜索资源列表

  1. 一位二进制全减器设计

  2. 一位二进制全减器设计 源代码 ARCHITECTURE dataflow OF full_adder IS signal op:std_logic; BEGIN process begin op<=not y;end if; s <= x XOR op AFTER tpd; sum <= s XOR c_in AFTER tpd; c_out <= (x AND op) OR( s AND c_in) AFTER 2* tpd; END dataflow； 5

  3. 所属分类：C

    • 发布日期：2009-10-14
    • 文件大小：344064
    • 提供者：cai758328543

  1. eda 实验报告 南昌大学

  2. 实验一 1位二进制全减器设计 ；实验二 模可变计数器设计；实验三 序列信号发生器与检测器设计；实验四 数字钟设计

  3. 所属分类：专业指导

    • 发布日期：2010-01-07
    • 文件大小：4194304
    • 提供者：jj123x

  1. 基于VHDL语言的全减器设计

  2. 基于VHDL语言的全减器设计的EDA实验报告

  3. 所属分类：专业指导

    • 发布日期：2010-11-16
    • 文件大小：93184
    • 提供者：ll448763171

  1. 1位二进制全加/减器设计（实验报告）

  2. 1位二进制全加器的设计（采用原理图输入） 用原理图输入法设计一个1位二进制半加器；再用两个半加器和一个或门组成一位二进制全加器

  3. 所属分类：专业指导

    • 发布日期：2011-09-16
    • 文件大小：716800
    • 提供者：huakaiba

  1. 1位全减器设计

  2. 一个一位全减器的VHDL设计的程序代码 在eda设计的

  3. 所属分类：专业指导

    • 发布日期：2012-05-08
    • 文件大小：62464
    • 提供者：xypsw

  1. EDA全减器程序设计代码实验报告

  2. eda全减器的程序设计代码，内有实验截图，模拟结果，是一份简短精悍的实验报告。

  3. 所属分类：QT

    • 发布日期：2012-06-19
    • 文件大小：82944
    • 提供者：shangsccs

  1. VHDL写全减器

  2. 用VHDL语言写全减器源代码,VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言 。本代码可以用在quartus中，也可以用在ise等软件中

  3. 所属分类：专业指导

    • 发布日期：2014-06-13
    • 文件大小：31744
    • 提供者：qq_16238641

  1. 全减器仿真

  2. 用Multisim进行的全减器仿真，文件内为原理图的设计

  3. 所属分类：软件测试

    • 发布日期：2015-01-09
    • 文件大小：285696
    • 提供者：zzhbpain

  1. vhdl 四输入表决器 二位二进制乘法器 一位二进制全减器等源代码及仿真波形

  2. vhdl硬件设计语言 四输入表决器电路 二位二进制乘法器电路 一位二进制全减器等源代码及仿真波形 MAX plus II 仿真波形

  3. 所属分类：嵌入式

    • 发布日期：2008-11-19
    • 文件大小：280576
    • 提供者：stellvie

  1. 设计实现一个加/减法器

  2. 设计实现一个加/减法器，该电路在M控制下进行加、减运算。当M=0时，实现全加器功能；当M=1时，实现全加器功能。

  3. 所属分类：硬件开发

    • 发布日期：2018-05-14
    • 文件大小：65536
    • 提供者：bo123_

  1. 基于Verilog结构化建模的16位的全减器

  2. 代码是基于Verilog结构化建模的16位的全减器； 设计参考本人上传资源中16位全加器设计，16位全减器由4个4位的全减器构成；4位全减器由4个1位的全减器构成；1位全减器由2个半减器和1个异或门构成。

  3. 所属分类：硬件开发

    • 发布日期：2018-07-27
    • 文件大小：2048
    • 提供者：qq_31799983

  1. 北京大学数字逻辑设计实验课程讲义（2018年）

  2. 北京大学数字逻辑设计实验课程讲义（2018年） 目录： 实验一：门电路延迟特性测量与仪器的使用 实验二：全加器及组合逻辑电路的设计方法 实验三：二位数值比较器 实验四：译码器及其应用 实验五：数据选择器及其应用 实验六：读写存贮器 实验七：触发器与移位寄存器 实验八：计数器 实验九：并行加减 集成逻辑电路管脚图 关于自主设计

  3. 所属分类：讲义

    • 发布日期：2018-11-16
    • 文件大小：1048576
    • 提供者：xingyexiaoyao

  1. EDA上机报告TD触发器设计等

  2. 异步复位的可加减控制的 50 进制加减计数器。一位半减器 利用元件例化方法设计一位全减器。 不带置位/复位的 T 触发器。 同步置位/复位 D 触发器

  3. 所属分类：硬件开发

    • 发布日期：2018-11-23
    • 文件大小：485376
    • 提供者：csdnwbdream

  1. 一位的全加法器,四位加减法器设计(logisim).zip

  2. 在Logisim设计一个用4个FA4构成一个4位的加减法器：可以在引脚输出结果，并显示在LED上。输入采用手动设置引脚

  3. 所属分类：讲义

    • 发布日期：2020-04-29
    • 文件大小：3072
    • 提供者：liuyiming2019

  1. logisim画CPU：8位可控加减法电路设计

  2. 一位全加器、八位串行可控加减法器。circ文件，下载后直接用logisim打开即可。只实现了一位全加器、八位串行可控加减法器，其他部分没有实现。

  3. 所属分类：硬件开发

    • 发布日期：2020-04-20
    • 文件大小：404480
    • 提供者：qq_43588553

  1. 简单组合逻辑电路设计

  2. 用VHDL实现的简单逻辑电路，包含2位全加器、2位减法器以及其改进后的电路设计

  3. 所属分类：专业指导

    • 发布日期：2012-10-11
    • 文件大小：278528
    • 提供者：lucst

  1. logsim8位可控加减法电路设计.txt

  2. 帮助学生掌握一位全加器的实现逻辑，掌握多位可控加减法电路的实现逻辑，熟悉 Logisim 平台基本功能，能在 logisim 中实现多位可控加减法电路。仅供参考

  3. 所属分类：专业指导

    • 发布日期：2020-06-05
    • 文件大小：627712
    • 提供者：m0_47399957

  1. 基于STM32F407的音乐播放器设计-1.44寸st7735.rar

  2. 基于STM32的音乐播放器设备 器件： ①STM32F407主控板; ②1.44st7735全彩显示屏，内含资料； ③音频解码模块--WM8978，内含资料； ④SD卡，存放音频文件； ⑤喇叭，播放音频文件； ⑥按键，音量加减，上一首，下一首。 功能： ①把音频文件加入SD卡，不管里面放的是图片还是文本啥的，设备会自动识别索引； ②实现上一首，下一首，音乐清晰播放； ③实现音量加减； ④实现显示歌曲名字，歌手名字； ⑤实现总曲目数，当前播放的曲目数； ⑥实现歌曲播放进度，是以进度条方式显示，不

  3. 所属分类：硬件开发

    • 发布日期：2020-07-14
    • 文件大小：74448896
    • 提供者：qq_37150405

  1. mulitisim全减器电路

  2. 基于multisim设计的一个“全减器电路”（输入为两个1位二进制数及来自于低位的进位，输出本位差和向高位的借位。）

  3. 所属分类：硬件开发

    • 发布日期：2020-07-13
    • 文件大小：195584
    • 提供者：weixin_44469597

  1. 用多种方案设计1位全减器电路

  2. 数电基础，用多种方案设计1位全减器电路。

  3. 所属分类：其它

    • 发布日期：2020-08-02
    • 文件大小：17408
    • 提供者：weixin_38596485
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