对于一些高扇出的信号，可以利用没有被使用的全局时钟缓冲器和第2全局时钟资源来改善设计的性能，从而提高器件的工作速度。作为逻辑器件的高性能资源的一部分，应该使其充分发挥作用。在计算Fmax的公式中，实际上我们漏掉了clock skew和clock jittter。因为这两个寄存器的时钟的相位有偏差，所以理论上最大工作频率应为：Tskew可能为正，也可能为负，所以我们通常使用BUFG来驱动时钟是为了让Tskew最小。 　　流水线(Pipeline)逻辑 　　当两个触发器之间的逻辑过于复杂，逻辑级

对于一些高扇出的信号，可以利用没有被使用的全局时钟缓冲器和第2全局时钟资源来改善设计的性能，从而提高器件的工作速度。作为逻辑器件的高性能资源的一部分，应该使其充分发挥作用。在计算Fmax的公式中，实际上我们漏掉了clock skew和clock jittter。因为这两个寄存器的时钟的相位有偏差，所以理论上工作频率应为：Tskew可能为正，也可能为负，所以我们通常使用BUFG来驱动时钟是为了让Tskew。 　　流水线(Pipeline)逻辑 　　当两个触发器之间的逻辑过于复杂，逻辑级数太多时