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搜索资源列表

  1. MAX+PLUS软件的使用及设计流程

  2. MAX+PLUS软件的使用及设计流程 实验一 MAX+PLUSⅡ软件的使用及设计流程 1 实验二 七段译码器的设计 6 实验三 数码管扫描显示电路 8 实验四 八位加法器的设计 10 实验五 抢答器的设计 12 实验六 六十进制计数器设计 14 实验七 秒表的设计 16 实验八 序列检测器的设计 18 实验九 数字频率计的设计 20 实验十 数字钟的设计 22 实验十一 电子琴设计 25 附录一：EDA开发套件使用说明 27

  3. 所属分类：专业指导

    • 发布日期：2009-04-29
    • 文件大小：8388608
    • 提供者：neo_matrixv

  1. 74系列芯片资料 74564 TTL 八位三态反相输出D触发器

  2. 4系列芯片功能大全 7400 TTL 2输入端四与非门 7401 TTL 集电极开路2输入端四与非门 7402 TTL 2输入端四或非门 7403 TTL 集电极开路2输入端四与非门 7404 TTL 六反相器 7405 TTL 集电极开路六反相器 7406 TTL 集电极开路六反相高压驱动器 7407 TTL 集电极开路六正相高压驱动器 7408 TTL 2输入端四与门 7409 TTL 集电极开路2输入端四与门 7410 TTL 3输入端3与非门 74107 TTL 带清除主从双J-K触发

  3. 所属分类：嵌入式

    • 发布日期：2009-05-02
    • 文件大小：122880
    • 提供者：codychang

  1. EDA VHDL 八位加法器

  2. EDA VHDL 八位加法器 EDA VHDL 八位加法器

  3. 所属分类：其它

    • 发布日期：2009-05-16
    • 文件大小：183296
    • 提供者：ffgy5731

  1. EDA八位加法器程序

  2. 这是个关于 EDA 的程序， 内容为八位加法器！

  3. 所属分类：专业指导

    • 发布日期：2009-07-01
    • 文件大小：754
    • 提供者：just483

  1. 用原理图输入法设计8位全加器

  2. 一个八位全加器可以有7个1位全加器和1个半加器构成，加法器间的进位可以串行的方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输出信号cin相连。而一个1位全加器可由半加器来完成。

  3. 所属分类：专业指导

    • 发布日期：2009-11-17
    • 文件大小：578560
    • 提供者：tzd529585047

  1. 八位加法器基于VHDL

  2. 八位加法器基于VHDL语言书写 八位加法器基于VHDL语言书写

  3. 所属分类：其它

    • 发布日期：2010-06-04
    • 文件大小：136192
    • 提供者：swp0314

  1. 组成原理实验八位二进制加法器

  2. 2． QuartusII的使用 在本次实验中，学会QuartusII软件的使用，然后利用此系统完成： 〈１〉 一位全加器设计 〈２〉 并行八位寄存器设计 组成原理实验八位二进制加法器

  3. 所属分类：专业指导

    • 发布日期：2010-09-18
    • 文件大小：813
    • 提供者：chitu1

  1. eda八位加法的java实现

  2. 八位加法器 EDA java 语言 结果截图 时序分析、仿真分析

  3. 所属分类：Java

    • 发布日期：2010-12-16
    • 文件大小：194560
    • 提供者：Avril0736

  1. 数字电路大型实验报告

  2. 1. 八位二进制加法器的设计 2. 十进制加法计数器的设计 3. 数字频率计的设计 4. 倒计时秒表设计 有原理图及VHDL语言的部分代码

  3. 所属分类：嵌入式

    • 发布日期：2011-06-29
    • 文件大小：660480
    • 提供者：linting11223

  1. fpga 八位alu毕业论文

  2. 算术逻辑单元简称ALU，是一种功能较强的组合逻辑电路，有时被称为多功能函数发生器。ALU的实现，在并行进位加法器的基础上，再加上一些逻辑电路和功能控制信号线，可形成多功能算术逻辑运算部件ALU。

  3. 所属分类：硬件开发

    • 发布日期：2011-11-25
    • 文件大小：371712
    • 提供者：kinglord2007

  1. multisim12清华大学本科教育所用的例子

  2. 本人亲测，都可以用。自己也是学电子的，所以好的资料就分享出来，希望对你有用。 主要包括： 模拟部分： MD1 1-1 二极管加正向电压 1-2 二极管加反向电压 1-3 IV法测二极管伏安特性 1-4 用万用表检测二极管 1-5 例1.2.1电路 1-6 直流和交流电源同时作用于二极管 1-7 半波整流电路 1-8 全波整流电路 1-9 单向限幅电路 1-10 双向限幅电路 1-11 底部钳位电路 1-12 顶部钳位电路 1-13 振幅解调电路 1-14 振幅调制电路 1-15 稳压二极管稳压

  3. 所属分类：硬件开发

    • 发布日期：2013-03-29
    • 文件大小：39845888
    • 提供者：xmlizzy

  1. 大学EDA实验四位加法器和八位加法器

  2. 大学EDA实验，四位二进制加法器和八位二进制加法器

  3. 所属分类：硬件开发

    • 发布日期：2013-05-28
    • 文件大小：358400
    • 提供者：lzluyinke

  1. 八位全加器

  2. 八位加法器用VHDL描述，将8个全加器串联起来组成八位加法器

  3. 所属分类：其它

    • 发布日期：2013-12-04
    • 文件大小：7168
    • 提供者：u013039414

  1. ewb multisim 仿真实例电路图全集

  2. 多年收集的ewb和multisim电子电路仿真实例文件，压缩后有50多兆。 文件列表 ├─仿真实验 │ 555.ms10 │ Circuit1.ms10 │ Circuit2.ms10 │ CLOCK.ms10 │ FileList.txt │ 实验2.ms10 │ 实验3-一阶有源低通滤电路.ms10 │ 实验3-减法运算电路.ms10 │ 实验3-反相加法运算电路.ms10 │ 实验3-反相比例运算电路.ms10 │ 实验3-反相积分运算电路.ms10 │ 实验3-微分运算电路.ms10

  3. 所属分类：专业指导

    • 发布日期：2015-10-21
    • 文件大小：55574528
    • 提供者：freedom366

  1. 八位加法器设计

  2. 基于vivado开发平台使用Verilog实现四位加法器的设计然后再级联实现八位加法器

  3. 所属分类：嵌入式

    • 发布日期：2018-04-19
    • 文件大小：464896
    • 提供者：lichen55212

  1. python加法器带动画演示

  2. python写的32位加法器原理，用turtle画了八位的原理示意图，有转成windows下能运行的exe

  3. 所属分类：Python

    • 发布日期：2019-04-17
    • 文件大小：7340032
    • 提供者：weixin_42183760

  1. 八位有符号加法器.docx

  2. 一个简单的FPGA有符号八位加法器代码、测试文件和仿真结果

  3. 所属分类：硬件开发

    • 发布日期：2019-08-19
    • 文件大小：37888
    • 提供者：moon199581

  1. logisim画CPU：8位可控加减法电路设计

  2. 一位全加器、八位串行可控加减法器。circ文件，下载后直接用logisim打开即可。只实现了一位全加器、八位串行可控加减法器，其他部分没有实现。

  3. 所属分类：硬件开发

    • 发布日期：2020-04-20
    • 文件大小：404480
    • 提供者：qq_43588553

  1. 阵列乘法器的设计与实现.rar

  2. 四位阵列乘法器的原理框图如图1.1所示，X=X1X2X3X4 Y=Y1Y2Y3Y4且X为被乘数的输入端，Y为乘数的输入端，M=M0M1M2M3M4M5M6M7为乘积的输出端。其基本原理是阵列的每一行送入乘数Y的每一位数位，而各行错开，形成的每一斜列则有被乘数X的每一位控制。 四位阵列乘法器的整体设计包含十六个加法器模块，虽然加法器数量多，但内部规则化，标准化程度高。加法器模块中由一个与门和一个全加器构成，由四个与门、两个异或门、一个三端接口的或门构成的全加器为底层设计。 顶层的四位阵列乘法器也

  3. 所属分类：其它

    • 发布日期：2020-07-11
    • 文件大小：378880
    • 提供者：u012429555

  1. GOST_Algorithm:一种简单的加密算法，可以使用256位密钥对64位块进行加密。 它具有Feistel网络结构，并且在32轮中以迭代方式对数据进行加密-源码

  2. GOST算法 对称密钥块密码是密码系统中最常见的加密方法。 这些密码用作随机数生成器，哈希函数和消息认证码（MAC）的主要块。 GOST是“ Gosudarstvennyi Standard”或“ Government Standard” （俄罗斯制造的一种加密算法）的缩写。 该算法是美国创建的DES算法的竞争对手。 从结构上讲，此算法与DES算法非常相似。 该算法是一种简单的加密算法，其处理过程多达32个回合，并使用带有256位密钥的64位分组密码。 GOST方法还使用了S-Box的8个永久性

  3. 所属分类：其它

    • 发布日期：2021-03-22
    • 文件大小：193536
    • 提供者：weixin_42165973
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