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搜索资源列表

  1. LINGO软件的学习

  2. LINGO是用来求解线性和非线性优化问题的简易工具。LINGO内置了一种建立最优化模型的语言，可以简便地表达大规模问题，利用LINGO高效的求解器可快速求解并分析结果。 §1 LINGO快速入门 当你在windows下开始运行LINGO系统时，会得到类似下面的一个窗口： 外层是主框架窗口，包含了所有菜单命令和工具条，其它所有的窗口将被包含在主窗口之下。在主窗口内的标题为LINGO Model – LINGO1的窗口是LINGO的默认模型窗口，建立的模型都都要 在该窗口内编码实现。下面举两个例子

  3. 所属分类：C

    • 发布日期：2009-08-08
    • 文件大小：312kb
    • 提供者：huxlaylyx

  1. 静态时序分析在高速FPGA设计中的应用

  2. 介绍了采用 S TA(静态时序分析)对 FPGA(现场可编程门阵列 )设计进行时序验证的基本原理, 并介绍了几种与 S TA相关联的时序约束。针对时序不满足的情况, 提出了几种常用的促进时序收敛的方法。结合设计实例,阐明了 STA在高速、 大规模 FPGA开发中的应用。实践表明, 随着数字设计复杂度的增加,在后端的时序验证环节, 与传统的动态门级时序仿真相比, 采用STA方法的优势在于可以全面、 高效地完成验证任务。

  3. 所属分类：硬件开发

    • 发布日期：2011-01-04
    • 文件大小：226kb
    • 提供者：woshilaoyu

  1. 微机课后题目答案 答案

  2. 微机课后题目答案啊 微机接口技术练习题解 第1章 绪论 1. 计算机分那几类？各有什么特点？ 答：传统上分为三类：大型主机、小型机、微型机。大型主机一般为高性能的并行处理系统， 存储容量大，事物处理能力强，可为众多用户提供服务。小型机具有一定的数据处理能力，提供一定用户规模的信息服务，作为部门的信息服务中心。微型机一般指在办公室或家庭的桌面或可移动的计算系统，体积小、价格低、具有工业化标准体系结构，兼容性好。 2. 简述微处理器、微计算机及微计算机系统三个术语的内涵。 答：微处理器是微计算机系

  3. 所属分类：软件测试

    • 发布日期：2011-04-20
    • 文件大小：192kb
    • 提供者：wwwwgg123

  1. vhdl教程 挺好的资源

  2. vhdl学习资料，大家喜欢就看看吧VHDL培训教程 第一讲、VHDL简介及其结构 第二讲、VHDL中的对象、操作符、数据类型 第三讲、VHDL中的控制语句及模块 第四讲、状态机的设计VHDL培训教程 欢迎参加VHDL培训 浙江大学电子信息技术研究所 电子设计自动化(EDA)培训中心 编写:王勇 TEL:7951949或7951712 EMAIL:wangy@isee.zju.edu.cn第一讲、VHDL简介及其结构 • 通过本课的学习您可以了解以下几点 1、VHDL 的基本概念 2、VHDL的

  3. 所属分类：C

    • 发布日期：2008-10-27
    • 文件大小：479kb
    • 提供者：ylw51100

  1. drost2010CVPR中文翻译版.pdf

  2. Model Globally, Match Locally: Efficient and Robust 3D Object Recognition 中文翻译 ；原网页为：http://campar.in.tum.de/pub/drost2010CVPR/drost2010CVPR.pdfHash table I1. n A (m1,m2) F i.11 m;, (Key to (ms, m6) F1=m2 hash table 图2.(a)两个定向点的点对特征F.分量F1被设置为点F2和F3与法

  3. 所属分类：机器学习

    • 发布日期：2019-07-16
    • 文件大小：1mb
    • 提供者：qq_28250697

  1. 模电 数电 单片机笔试及面试问题.pdf

  2. 该文档包括数电、模电、单片机、计算机原理等笔试问题，还讲解了关于面试的问题该如何解答，对大家有一定的帮助电流放大就是只考虑输岀电流于输入电流的关系。比如说,对于一个uA级的信号,就需要放大后才能驱动 一些仪器进行识别(如生物电子),就需要做电流放大 功率放大就是考虑输出功率和输入功率的关系。 其实实际上,对于任何以上放大,最后电路中都还是有电压,电流,功率放大的指标在,叫什么放大,只 是重点突出电路的作用而已。 15.推挽结构的实质是什么? 般是指两个三极管分别受两互补信号的控制,总是在一个三极

  3. 所属分类：嵌入式

    • 发布日期：2019-10-12
    • 文件大小：649kb
    • 提供者：fromnewword

  1. 富士电机多功能型变频器FRENIC-MEGALite系列样本.pdf

  2. 富士电机多功能型变频器FRENIC-MEGALite系列样本pdf,本资料是关于富士电机高性能多功能型变频器FRENIC-MEGALite系列样本，更多详细内容请点击下载！FRENID MEGA LiiE ■广泛的用途 简单操作维护保养支持的提高 防止物品滑落的功能 具有利于速度指令工作的功能 搭载UsB接口实现Pc加载器简易信息管理!(选配件)型号:TPE1U 在上下撇运等过程中,提高了制动信号 将脉冲列翰入功能作为标准配置 提高现场作业性能 ●在生产现场,从操作面板上的US日接口可直接向计算

  3. 所属分类：其它

  1. 模拟电路和数字电路笔试知识和面试知识.pdf

  2. 每次面试都被问到模电和数电，因此想给大家分享一份关于模拟电子技术的面试题，希望有所帮助电流放大就是只考虑输出电流于输入电流的关系。比如说,对于一个uA级的信号,就需要放大后才能驱动 些仪器进行识别(如生物电子),就需要做电流放大。 功率放大就是老虑输出功率和输入功率的关系。 其实实际上,对于任何以上放大,最后电路中都还是有电压,电流,功率放大的指标在,叫什么放大,只 是重点突出电路的作用而已 15.推挽结构的实质是什么? 般是指两个三极管分别受两互补信号的控制,总是在一个三极管导通的时候另一个截

  3. 所属分类：讲义

    • 发布日期：2019-08-18
    • 文件大小：614kb
    • 提供者：maosheng007

  1. FPGA入门教程.pdf

  2. 1、数字电路设计入门 2、FPGA简介 3、FPGA开发流程 4、RTL设计 5、Quartus II 设计实例 6、ModelSim和Testbench112时序逻辑电路 时序逻辑电路由时钟的上升沿或下降沿驱动工作,其实真正被时钟沿驱动的是电路中的 触发器( Register),也称为寄存器。触发器的工作原理和参数如下图 Register的原理和参数 T DQ Clk Clk old tsu:建立时间,在时钟有效沿到来之前触发器数据输入应保持稳定的时间,如果建立时 间不够,数据将不能在这个时钟

  3. 所属分类：硬件开发

    • 发布日期：2019-07-28
    • 文件大小：6mb
    • 提供者：smart_devil

  1. 进行时序约束的几种方法

  2. 从最近一段时间工作和学习的成果中，我总结了如下几种进行时序约束的方法。按照从易到难的顺序排列如下

  3. 所属分类：其它

    • 发布日期：2020-07-23
    • 文件大小：77kb
    • 提供者：weixin_38612648

  1. 几种进行时序约束的方法

  2. 对自己的设计的实现方式越了解，对自己的设计的时序要求越了解，对目标器件的资源分布和结构越了解，对EDA工具执行约束的效果越了解，那么对设计的时序约束目标就会越清晰，相应地，设计的时序收敛过程就会更可控。

  3. 所属分类：其它

    • 发布日期：2020-08-20
    • 文件大小：77kb
    • 提供者：weixin_38565801

  1. 经验总结：FPGA时序约束的6种方法

  2. 下文总结了几种进行时序约束的方法。按照从易到难的顺序排列如下

  3. 所属分类：其它

    • 发布日期：2020-08-15
    • 文件大小：78kb
    • 提供者：weixin_38500222

  1. 集成电路中的工程师谈FPGA时序约束七步法

  2. 从最近一段时间工作和学习的成果中，我总结了如下几种进行时序约束的方法。按照从易到难的顺序排列如下：     0. 核心频率约束     这是最基本的，所以标号为0。     1. 核心频率约束+时序例外约束     时序例外约束包括FalsePath、MulticyclePath、MaxDelay、MinDelay。但这还不是最完整的时序约束。如果仅有这些约束的话，说明设计者的思路还局限在FPGA芯片内部。     2. 核心频率约束+时序例外约束+I/O约束     I/O约束包括

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：81kb
    • 提供者：weixin_38732842

  1. 多时钟域下同步器的设计与分析

  2. 摘　　要：本文提出了多时钟域逻辑设计中的一般问题，介绍了异步电路设计中同步化处理的重要作用，分析了触发器失效的原因和几种可行的解决亚稳态失效的方法。 　　引言 　　在数字电路设计中，大部分设计都是同步时序设计，所有的触发器都是在同一个时钟节拍下进行翻转。这样就简化了整个设计，后端综合、布局布线的时序约束也不用非常严格。但是在设计与外部设备的接口部分时，大部分外部输入的信号与本地时钟是异步的。在SoC设计中，可能同时存在几个时钟域，信号的输出驱动和输入采样在不同的时钟节拍下进行，可能会出现一些

  3. 所属分类：其它

    • 发布日期：2020-11-10
    • 文件大小：131kb
    • 提供者：weixin_38582909

  1. 几种进行FPGA时序约束的方法大盘点！

  2. 从近一段时间工作和学习的成果中，我总结了如下几种进行时序约束的方法。按照从易到难的顺序排列如下：　　1. 频率约束　　这是基本的，所以标号为0。　　2. 频率约束+时序例外约束　　时序例外约束包括FalsePath、MulTIcyclePath、MaxDelay、MinDelay。但这还不是完整的时序约束。如果仅有这些约束的话，说明设计者的思路还局限在FPGA芯片内部。　　3. 频率约束+时序例外约束+I/O约束　　I/O约束包括引脚分配位置、空闲引脚驱动方式、外部走线延时（InputDelay

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：89kb
    • 提供者：weixin_38744207