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  1. EDA技术分频器程序设计

  2. ⑴使用EDA实验箱上的2Hz脉冲，进行2分频（占空比为1：2），通过波形仿真和观测实验箱上输出指示模块中的OUT1红色LED（发光二极管）的亮灭时间来验证是否符合设计要求。 ⑵使用EDA实验箱上的10Hz脉冲，进行10分频（占空比为1：2），通过波形仿真和观测实验箱上输出指示模块中的OUT1红色LED的亮灭时间来验证是否符合设计要求。 ⑶使用EDA实验箱上的5Hz脉冲，进行5分频（占空比为2：5），通过波形仿真和观测实验箱上输出指示模块中的OUT1红色LED的亮灭时间来验证是否符合设计要求。

  3. 所属分类：嵌入式

    • 发布日期：2009-05-25
    • 文件大小：813kb
    • 提供者：s617015380

  1. VHDL分频器的设计

  2. 主要介绍各种分频的设计（奇数、偶数、小数等各种分频源代码，而且还可以调节占空比。）

  3. 所属分类：硬件开发

    • 发布日期：2009-12-13
    • 文件大小：315kb
    • 提供者：nbziwei

  1. EDA设计数控分频器

  2. 数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，附录5-1的数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与计数溢出位加载输入信号相接即可。

  3. 所属分类：专业指导

    • 发布日期：2010-01-12
    • 文件大小：21kb
    • 提供者：zjp649527

  1. fpga的奇数分频器

  2. 使用fpga制作的奇数的占空比为50%的分频器

  3. 所属分类：硬件开发

    • 发布日期：2010-01-20
    • 文件大小：2kb
    • 提供者：renxiaoyaohao

  1. 基于FPGA 的等占空比任意整数分频器的设计

  2. 给出了一种基于FPGA 的等占空比任意整数分频电路的设计方法。首先简要介绍了FPGA 器件的特点和应用 范围, 接着讨论了一些常见整数分频的方法, 而本文运用一种新的可控分频器设计方法——脉冲周期剔除法, 主要是对半 周期进行计数, 配合时钟反相电路, 可以实现占空比50% 的任意整数分频, 分频系数由控制端给定。

  3. 所属分类：硬件开发

    • 发布日期：2010-05-18
    • 文件大小：165kb
    • 提供者：lwjee

  1. 分频器的设计及其vhdl程序

  2. 分频器 普通分频 占空比为50%的奇数分频 以及VHDL程序

  3. 所属分类：专业指导

    • 发布日期：2010-06-05
    • 文件大小：55kb
    • 提供者：yongyeyejing

  1. 任意整数占空比50%分频器vhdl

  2. 学习期间写的，参考了书上的例程 该代码实现了1~255整数分频，不管偶数奇数都可实现50%占空比

  3. 所属分类：其它

    • 发布日期：2010-07-03
    • 文件大小：282kb
    • 提供者：nwpu1686

  1. verilog实现任意分频任意占空比~

  2. verilog实现任意分频任意占空比，其中例子简单，精炼，易懂

  3. 所属分类：专业指导

    • 发布日期：2010-11-12
    • 文件大小：1mb
    • 提供者：liukai14052

  1. 基于EDA 数控分频器的设计

  2. 数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，附录5-1的数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。

  3. 所属分类：硬件开发

    • 发布日期：2012-06-02
    • 文件大小：54kb
    • 提供者：mfs1184396251

  1. 应用于频率合成器的宽分频比CMOS可编程分频器设计

  2. 本文中提出一种新的检测和置数逻辑及电路实现，使得整个可编程分频器的工作频率提高了1倍。本文首先给出r可编程分频器设计的整体结构，着重描述了可编程分频器检测和置数逻辑电路的改进方案；最后，给出了版图设计以及电路后仿真结果。

  3. 所属分类：其它

    • 发布日期：2020-07-28
    • 文件大小：72kb
    • 提供者：weixin_38724106

  1. 分频比可调的分频器电路

  2. 本文给大家分享了一个分频比可调的分频器电路。

  3. 所属分类：其它

    • 发布日期：2020-07-27
    • 文件大小：15kb
    • 提供者：weixin_38667920

  1. 应用于频率合成器的宽分频比CMOS可编程分频器设计

  2. 提出一种应用于射频频率合成器的宽分频比可编程分频器设计。该分频器采用脉冲吞吐结构，可编程计数器和吞脉冲计数器都采用改进的CMOS源极耦合(SCL)逻辑结构的模拟电路实现，相对于采用数字电路实现降低了电路的噪声和减少了版图面积。同时，对可编程分频器中的检测和置数逻辑做了改进，提高分频器的工作频率及稳定性。最后，采用TSMC的0．13／μmCMOS工艺，利用CadenceSpectre工具进行仿真，在4．5GHz频率下，该分频器可实现200～515的分频比，整个功耗不超过19mW，版图面积为106μ

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：247kb
    • 提供者：weixin_38719564

  1. 基于FPGA的伺服驱动器分周比的实现

  2. 本文提出的分周比实现方法可以准确地将光电编码器输出的正交信号按照设定的分周比进行分频。通过设定分频比可以实现1～256倍的分频，甚至更 高。在实际系统中，还可以利用MCU通过总线在线配置分周比。假如要实现分数比例的分周比，也只需在本方案基础上稍加改进即可。

  3. 所属分类：其它

    • 发布日期：2020-10-18
    • 文件大小：317kb
    • 提供者：weixin_38702339

  1. 基于FPGA的双模前置小数分频器的设计

  2. 频率合成技术是现代通讯系统的重要组成部分，他将一个高稳定和高准确度的基准频率，经过四则运算，产生同样稳定度和基准度的频率。分频器是集成电路中最基础也是最常用的电路。整数分频器的实现比较简单，可采用标准的计数器或可编程逻辑器件设计实现。但在某些场合下，时钟源与所需的频率不成整数倍关系，此时可采用小数分频器进行分频。本文利用VerilogHDL硬件描述语言的设计方式，通过ModelSimSE开发软件进行仿真，设计基于FPGA的双模前置小数分频器。随着超大规模集成电路的发展，利用FPGA小数分频合成技

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：147kb
    • 提供者：weixin_38731123

  1. 模拟技术中的应用于频率合成器的宽分频比CMOS可编程分频器设计

  2. 高速、宽分频范围的可编程频率分频器设计一直是射频频率综合器设计中的难点，它的工作速度限制了频率合成器输出信号的最高频率，它的相位噪声影响频率合成器的带内相位噪声。文中设计的可编程分频器应用于移动数字电视接收机调谐芯片，该芯片兼容了DVB-H、DAB标准，接收的频段覆盖了460～900 MHz，1 400～1 500 MHz这两个频段。根据整个芯片的系统方案设计，可编程分频器的工作频率为2.4～4.0 GHz，实现的分频比范围为240～400，且为连续的。目前高速可编程分频器主要包括基于双模预分频

  3. 所属分类：其它

    • 发布日期：2020-11-03
    • 文件大小：453kb
    • 提供者：weixin_38692184

  1. 电子测量中的Hittite推出低噪声可编程分频器

  2. 近日，Hittite全新推出一款低噪声可编程分频器HMC794LP3E。该产品采用QFN SMT封装，非常紧凑的封装在一个3*3mm芯片中，这种设计使得该产品即使在功率敏感应用中仍有很好的相噪性能。 　　HMC794LP3E可处理0.2-2GHz的输入信号，提供四种分频(/1, /2, /3, /4)输出。当输入信号频率是2GHz时，在100kHz频偏处的噪声低于-160dBc/Hz，在10MHz的残余噪声低于-166dBc/Hz。SiGe BiCMOS 技术可以使输出功率不受信号频率、分频比

  3. 所属分类：其它

    • 发布日期：2020-11-08
    • 文件大小：35kb
    • 提供者：weixin_38655309

  1. EDA/PLD中的基于CPLD/FPGA的半整数分频器的设计

  2. 摘要：简要介绍了CPLD/FPGA器件的特点和应用范围，并以分频比为2.5的半整数分频器的设计为例，介绍了在MAX+plus II开发软件下，利用VHDL硬件描述语言以及原理图的输入方式来设计数字逻辑电路的过程和方法。     关键词：VHDL CPLD/FPGA 数字逻辑电路设计 半整数分频器 1 引言 CPLD（Complex programmable Logic Device，复杂可编程逻辑器件）和FPGA（Field programmable Gates Array，现场可编程门

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：95kb
    • 提供者：weixin_38576045

  1. 基于CPLD/FPGA的半整数分频器的设计

  2. 摘要：简要介绍了CPLD/FPGA器件的特点和应用范围，并以分频比为2.5的半整数分频器的设计为例，介绍了在MAX+plus II开发软件下，利用VHDL硬件描述语言以及原理图的输入方式来设计数字逻辑电路的过程和方法。 关键词：VHDL CPLD/FPGA 数字逻辑电路设计 半整数分频器　1 引言CPLD（Complex programmable Logic Device，复杂可编程逻辑器件）和FPGA（Field programmable Gates Array，现场可编程门阵列）都是可编程逻

  3. 所属分类：其它

    • 发布日期：2021-02-03
    • 文件大小：206kb
    • 提供者：weixin_38686267

  1. Hittite推出低噪声可编程分频器

  2. 近日，Hittite全新推出一款低噪声可编程分频器HMC794LP3E。该产品采用QFN SMT封装，非常紧凑的封装在一个3*3mm芯片中，这种设计使得该产品即使在功率敏感应用中仍有很好的相噪性能。 　　HMC794LP3E可处理0.2-2GHz的输入信号，提供四种分频(/1, /2, /3, /4)输出。当输入信号频率是2GHz时，在100kHz频偏处的噪声低于-160dBc/Hz，在10MHz的残余噪声低于-166dBc/Hz。SiGe BiCMOS 技术可以使输出功率不受信号频率、分频比

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：34kb
    • 提供者：weixin_38622227

  1. 应用于频率合成器的宽分频比CMOS可编程分频器设计

  2. 高速、宽分频范围的可编程频率分频器设计一直是射频频率综合器设计中的难点，它的工作速度限制了频率合成器输出信号的频率，它的相位噪声影响频率合成器的带内相位噪声。文中设计的可编程分频器应用于移动数字电视接收机调谐芯片，该芯片兼容了DVB-H、DAB标准，接收的频段覆盖了460～900 MHz，1 400～1 500 MHz这两个频段。根据整个芯片的系统方案设计，可编程分频器的工作频率为2.4～4.0 GHz，实现的分频比范围为240～400，且为连续的。目前高速可编程分频器主要包括基于双模预分频的吞

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：644kb
    • 提供者：weixin_38746293
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