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  1. 多功能数字钟----数字电路实验报告

  2. 多功能数字钟 【摘 要】数字钟是采用数字电路实现对时,分,秒。数字显示的计时装置,广泛用于个人家庭,车站, 码头办公室等公共场所,成为人们日常生活中不可少的必需品,由于数字集成电路的发展和石英晶体振荡器的广泛应用,使得数字钟的精度,运运超过老式钟表, 钟表的数字化给人们生产生活带来了极大的方便而且大大地扩展了钟表原先的报时功能。因此，研究数字钟及扩大其应用，有着非常现实的意义。 数字钟计时的标准信号应该是频率相当稳定的1HZ秒脉冲，所以要设置标准时间源。 数字钟计时周期是24小时，因此必须设置

  3. 所属分类：专业指导

    • 发布日期：2009-05-18
    • 文件大小：682kb
    • 提供者：jayzf0503

  1. 电工学数字钟课程设计报告

  2. 本系统是采用555构成的多协振荡器、74LS90芯片组合做成的数子时钟系统。其中用555构成的多协振荡器产生震荡频率，再用74LS 90芯片组合成分频电路对震荡频率进行分频，然后对选用74LS92和74LS90分别作为时计数器和分、秒计数器，再加一个校时电路。能让该数子时钟准确计时，以数字形式显示时、分、秒的时间，小时的计时为“24翻1”分，秒的计时为60进位 ，和时间校正功能

  3. 所属分类：嵌入式

    • 发布日期：2009-06-08
    • 文件大小：38kb
    • 提供者：bingxun23

  1. 基于FPGA的数字钟设计报告

  2. EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL语言在EDA平台上设计一个电子数字钟，它的计时周期为24小时，显示满刻度为23时59分59秒，另外还具有校时功能和闹钟功能。总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括分频程序模块、时分秒计数和设置程序模块、比较器程序模块、三输入数据选择器程序模块、译码显示程序模块和拼接程序模块。并且使用QuartusII软件进行电路波形仿真，下载到EDA实验箱进行验证。该设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VH

  3. 所属分类：硬件开发

    • 发布日期：2009-06-10
    • 文件大小：528kb
    • 提供者：shiyun123

  1. 由555芯片做为分频电路的单片机数字钟的设计

  2. 有关数字钟的实验报告，里面有关于对数字钟各个零件的介绍和讲解

  3. 所属分类：硬件开发

    • 发布日期：2009-06-27
    • 文件大小：394kb
    • 提供者：a814947007

  1. 数字钟电路的设计 实现对时、分、秒数字显示

  2. 数字钟是一种采用数字电路实现对时、分、秒数字显示的计时装置。本文运用555定时器构成的多谐 振荡器作为数字钟的时钟源设计了一种简单的数字钟电路，以实现电路对时间的显示。要求设计的数字电路不仅 可实现计时功能还应具有一定的扩展功能。

  3. 所属分类：专业指导

    • 发布日期：2009-07-18
    • 文件大小：205kb
    • 提供者：ddc2006

  1. 基于数字逻辑电路的数字钟的设计

  2. 本次设计中数字钟基于纯数字逻辑电路，包括振荡器、分频器、计数器、译码器、显示器等基本部分，每个部分都能实现功能。

  3. 所属分类：专业指导

    • 发布日期：2009-08-25
    • 文件大小：497kb
    • 提供者：csww21

  1. 纯硬件搭试的可调时数字钟原理图

  2. 完全使用硬件搭试完成的数字钟电路原理图，由两个非门及部分电阻电容构成约32768HZ的CLK信号，经分频得到1HZ，可显示0.00～23.59,小数点显示秒，可利用按钮调时分，且调节时互不影响各自原有计数，调时完后同时将秒信号清零。

  3. 所属分类：专业指导

    • 发布日期：2009-09-17
    • 文件大小：48kb
    • 提供者：aitao

  1. 数字钟的VHDL设计

  2. 完整的数字钟设计，基于VHDL语言.数字钟包括秒模块，分模块，小时模块，时钟控制模块，时钟译码模块，调整时间模块，分频模块，2路MUX模块，-触发翻转模块，按键消抖模块。内容齐全

  3. 所属分类：其它

    • 发布日期：2009-10-22
    • 文件大小：11kb
    • 提供者：shiyanfei2010

  1. 数字钟的设计-数字电路

  2. 数字钟主要分为数码显示器、60进制和12进制计数器、频率振荡器和校时这几个部分。数字钟要完成显示需要6个数码管，八段的数码管需要译码器械才能显示，然后要实现时、分、秒的计时需要60进制计数器和12进制计数器，在在仿真软件中发生信号可以用函数发生器仿真，频率可以随意调整。60进制可能由10进制和6进制的计数器串联而成，而小时的12进制可以采用74LS191的十进制计数器和D触发器来产生计数和进位。频率振荡器可以由晶体振荡器分频来提供，也可以由555定时来产生脉冲并分频为1HZ。

  3. 所属分类：嵌入式

    • 发布日期：2009-12-26
    • 文件大小：208kb
    • 提供者：k0307411

  1. 多功能数字钟计时校时扩展功能的仿真与调试

  2. 本实验为多功能数字钟的设计与仿真调试。数字钟的基本功能包括1、准确计时，以数字形式显示时、分、秒的时间；2、小时的计时要求为“12翻1”、分和秒的计时要求为60进位；3、校时功能。扩展功能包括：1、定时控制；2、仿广播电台整点报时。此数字钟电路由振荡器、分频器、校时电路、显示译码电路和功能扩展电路组成。本是实验采用Proteus软件进行仿真。仿真结果显示此电路能完成上述要求，可实现上述一系列功能。

  3. 所属分类：嵌入式

    • 发布日期：2010-01-17
    • 文件大小：657kb
    • 提供者：wl422485596

  1. 数字电路实验：数字钟电路仿真图

  2. 数字电路实验：数字钟的设计，基于proteus的仿真，时，分，秒均显示，采用分频后得到秒信号

  3. 所属分类：嵌入式

    • 发布日期：2010-04-05
    • 文件大小：130kb
    • 提供者：songshy

  1. 数字电子钟 采用了CMOS

  2. 本系统由石英晶体振荡器、分频器、计数器、译码器、LED显示器和校时电路组成，采用了CMOS系列(双列直插式)中小规模集成芯片。总体方案设计由主体电路和扩展电路两大部分组成。其中主体电路完成数字钟的基本功能，扩展电路完成数字钟的扩展功能，进行了各单元设计，总体调试

  3. 所属分类：嵌入式

    • 发布日期：2010-05-25
    • 文件大小：186kb
    • 提供者：fss131070

  1. 数电课设：数字钟的设计与报告

  2. 数字钟是采用数字电路实现对“时”，“分”，“秒”的数字显示的计时装置。本系统由振荡器、分频器、计数器、译码器、LED显示器和校时电路组成，采用74LS系列（双列直插式）中小规模集成芯片。总体方案设计由主体电路和扩展电路两大部分组成。其中主体电路完成数字钟的基本功能，扩展电路完成数字钟的扩展功能，进行了各单元的设计，总体调试，以实现它的计时周期为24小时，显示满刻度为23时59分59秒。

  3. 所属分类：嵌入式

    • 发布日期：2010-07-09
    • 文件大小：357kb
    • 提供者：yhx19900720

  1. 基于FPGA的氢原子钟分频钟的设计

  2. 基于FPGA的氢原子钟分频钟的设计 用vhdl语言编写的

  3. 所属分类：硬件开发

    • 发布日期：2010-07-10
    • 文件大小：2mb
    • 提供者：shifenglian

  1. 基于VHDL语言的数字钟设计的EDA实验报告

  2. 基于VHDL语言的数字钟设计的EDA实验报告 采用的是顶层文件设计理念 共分为5个模块：分频模块 计时模块 选择模块 控制模块 动态扫描模块

  3. 所属分类：专业指导

    • 发布日期：2010-11-16
    • 文件大小：128kb
    • 提供者：ll448763171

  1. 基于FPGA和SOPC的多功能数字钟设计

  2. 本文基于硬件描述语言VHDL，采用自顶向下设计的思想，综合了FPGA和SPOC技术，完成了一种具有校时、计时功能的数字钟设计方案。应用了VHDL硬件描述语言的模块化设计，在FPGA中实现了数字钟分频和计数模块的设计，然后将数据在SOPC中完成译码与显示。本设计下载到EP2C35平台上，结果显示运行正确。

  3. 所属分类：硬件开发

    • 发布日期：2011-03-07
    • 文件大小：3mb
    • 提供者：xijianping2010

  1. VHDL设计的数字钟（课程设计报告）包含各个模块

  2. 这是我自己写的课程设计报告 里面有各个模块的仿真。比如 秒 分 时，还有分频，整点报时。数字钟的功能也很全 可调节时间 总之 也是自己辛苦的结果

  3. 所属分类：硬件开发

    • 发布日期：2011-09-08
    • 文件大小：577kb
    • 提供者：zhuzj1014

  1. 数字钟设计

  2. 本实验大体可以分成三部分设计。第一部分为计数部分，有两个模60的加法计数器实现分和秒的计时，再设计一个可以模24或12小时制的小时计数器。第二部分为状态切换控制电路，控制切换不同的状态。第三部分电路为动态数码管扫描电路。由于实验箱上不提供1HZ的时钟脉冲，因此还必须设计一个分频器，以达到1HZ的脉冲。

  3. 所属分类：专业指导

    • 发布日期：2011-11-23
    • 文件大小：193kb
    • 提供者：chewbee88

  1. verilog 分频

  2. verilog分频，能计数到12个bit, 每1s钟计数一次。设计的很巧妙

  3. 所属分类：其它

    • 发布日期：2012-04-20
    • 文件大小：485byte
    • 提供者：wangsuiyun2010

  1. 基于CPLD的数字移相分频钟.pdf

  2. 基于CPLD的数字移相分频钟.pdf基于CPLD的数字移相分频钟.pdf

  3. 所属分类：专业指导

    • 发布日期：2008-09-02
    • 文件大小：266kb
    • 提供者：q042096
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