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  1. 电子电路自动化设计实验指导书041

  2. 目 录 第一部分 实验开发系统硬件介绍 2 第二部分 实验开发系统软件介绍 5 第三部分 数字实验部分（CPLD/FPGA） 8 实验一 实验开发环境及入门实验 8 实验二 通用加法器的设计 23 实验三 扫描显示电路的驱动 24 实验四 键盘显示设计 25 实验五 7段数码管控制接口 30

  3. 所属分类：硬件开发

    • 发布日期：2009-09-12
    • 文件大小：1mb
    • 提供者：wojia_love

  1. 加法器电路的设计,采用带宽很宽的AD844来实现该加法电路

  2. 由于A/D转换器采用的是MAX114，此芯片只能对正值信号进行采样，而信号输入时有正有负，故需要采用加法器电路，以对信号进行平移，使信号都为正值。而由于信号频率很高，为了在对信号处理时信号能不衰减，故采用带宽很宽的AD844来实现该加法电路。

  3. 所属分类：电信

    • 发布日期：2011-07-19
    • 文件大小：34kb
    • 提供者：dz20082312522

  1. 快速加法器的设计

  2. 快速加法器的设计，四位先行进位，三种方法设计32位，16位补码加法电路

  3. 所属分类：专业指导

    • 发布日期：2011-11-21
    • 文件大小：2kb
    • 提供者：nikkic

  1. 加法器VHDL

  2. 数字路基电路设计实验VHDL 实现的串行加法器 并行加法器

  3. 所属分类：专业指导

    • 发布日期：2012-10-11
    • 文件大小：38kb
    • 提供者：lucst

  1. 十进制加法器的设计

  2. EDA课程设计，设计了一个十进制加法器，内容包括加法器的原理，电路原理图以及仿真结果图

  3. 所属分类：软件测试

    • 发布日期：2013-07-24
    • 文件大小：135kb
    • 提供者：gangchengxuezi

  1. 基于NE5532的加法器

  2. 加法器，NE5532，在常用的电路设计当中，加法器是必不可少的模块，特别在两路信号进行叠加的时候

  3. 所属分类：专业指导

    • 发布日期：2018-04-02
    • 文件大小：158kb
    • 提供者：sinat_33977027

  1. 饱和加法器Verilog代码

  2. 功能就是两个有符号数相加，例如16bit（2进制补码表示） + 16bit，输出仍为16bit。如果发生溢出，就将结果置为最大（32767）或最小（-32768）。 Testbench也附在其中。设计采用参数化，便于复用。 希望能对用到此电路的人有所帮助。(2010-9-29修改)

  3. 所属分类：专业指导

    • 发布日期：2019-08-25
    • 文件大小：728byte
    • 提供者：drjiachen

  1. 4位快速加法器设计.zip

  2. 利用前一步设计好的四位先行进位电路构造四位快速加法器，其引脚定义如图所示，其中 X，Y 为四位相加数，Cin 为进位输入，S 为和数输出，Cout 为进位输出，G，P 为 4 位成组进位生成函数和成组进位传递函数

  3. 所属分类：互联网

    • 发布日期：2020-06-01
    • 文件大小：47kb
    • 提供者：qq_45772158

  1. 寄存器加法器.docx

  2. 含时序仿真、代码、RTL网表 掌握VHDL描述时序电路的方法，学会用VHDL设计4位寄存器加法器。同时电路应支持无符号数，其中复位是异步复位。要求写出VHDL代码，并导出RTL网表。最后通过时序仿真为A,B赋不同的值，以检验电路的正确，同时加深对时序电路的认识。

  3. 所属分类：其它

    • 发布日期：2020-06-18
    • 文件大小：185kb
    • 提供者：gyhboo

  1. 超前进位４位加法器74LS283的VHDL程序实现

  2. 由于串行多位加法器的高位相加时要等待低位的进位，所以速度受到进位信号的限制而变慢，人们又设计了一种多位数超前进位加法器逻辑电路，使每位求和结果直接接受加数和被加数而不必等待地位进位，而与低位的进位信号无关，这就大大的提高了运算速度。现在简单介绍超前进位的运算方法，以及VHDL可编程逻辑编程。

  3. 所属分类：其它

    • 发布日期：2020-08-09
    • 文件大小：164kb
    • 提供者：weixin_38672840

  1. 关于FPGA设计的安全性考量的设计技术问答

  2. Q1：FPGA设计与DSP设计相比，最大的不同之处在哪里？ 　　A1：这个问题要从多个角度看。它们都用于某个功能的硬件电路实现，但是它们的侧重点有所不同。这里涵盖的说一下。 　　一、内部资源 　　DSP主要是算法处理，内部资源主要是乘法器，加法器之类的资源，有SPI接口，UART接口，接受一定的指令集，内部的资源基本上都是现成的，需要客户的需要而重新配置，方便于客户的使用，但是相对来讲其功能是有局限性的，所以主要用于某些特定的领域。DSP也有内嵌的锁相环，计数器，Baudrate发生器，有的DS

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：109kb
    • 提供者：weixin_38715048

  1. 集成电路中的基于FPGA 的激光器驱动电路的设计

  2. 摘要：为了提高激光器驱动电路的性能，设计了一款低成本。数字化的激光器驱动电路，包括波长调制电路，波长扫描电路，加法器电路以及压控恒流源电路。利用现场可编程门阵列生成的直接频率合成器可以产生频率可调的正弦波和三角波，并利用QuartusII 软件进行在线仿真和调试。然后利用加法电路进行叠加，并将其输出信号与恒流驱动整合到一起，完成对分布反馈式激光器的驱动。最后，进行了模拟实验研究，结果表明该驱动电路具有较高的稳定性。 　　0 引言 　　利用波长调制光谱技术（Wavelength Modulat

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：286kb
    • 提供者：weixin_38663608

  1. 元器件应用中的基于流水线加法器的数字相关器设计

  2. 0引言 　　数字相关器是扩频通信体制下数字中频接收机核心部件之一，在数字扩频通信系统中应用广泛，但由于受数字信号处理器件速度限制，无法应用于高速宽带通信系统。其中一个重要原因是高位数的加法器进位延迟过大，使得在一个采样时钟节拍内无法完成一次累加运算，而导致相关运算错误。随着FPGA技术的快速发展，器件速度的不断提升，这一问题一定程度得到改善，但仍然无法满足高位数扩频码、高采样速率和大动态范围的数字相关器的工程实现，因此必须采用优化算法最大限度地减少加法器进位操作，从而降低电路延迟对数字相关处理

  3. 所属分类：其它

    • 发布日期：2020-11-05
    • 文件大小：155kb
    • 提供者：weixin_38552871

  1. 模拟技术中的使用仪表放大器的高性能加法器

  2. 随着仪表放大器价格的逐步下滑，它们可以为传统上采用运算放大器的应用提供更高的性能。图1中的运放加法器有一些缺点。首先，输入端为中低输入阻抗，这是由每个信号的输入电阻所决定的。当驱动信号源阻抗较大，或需要设计低阻驱动源时，这种结构会产生增益误差。另外，电路也没有共模抑制能力，因此输入端必须是单端的。最大增益的通道限制了整个系统的性能。一个通道的较高增益会产生较低带宽、较大失真，并增加系统所有通道上的噪声。为限制这些作用，即使低性能的加法器也需要高性能、大带宽的运放。 　　图1，一种采用单

  3. 所属分类：其它

    • 发布日期：2020-11-09
    • 文件大小：104kb
    • 提供者：weixin_38634323

  1. EDA/PLD中的高速流水线浮点加法器的FPGA实现

  2. 0  引言 　　现代信号处理技术通常都需要进行大量高速浮点运算。由于浮点数系统操作比较复杂，需要专用硬件来完成相关的操作(在浮点运算中的浮点加法运算几乎占到全部运算操作的一半以上)，所以，浮点加法器是现代信号处理系统中最重要的部件之一。FPGA是当前数字电路研究开发的一种重要实现形式，它与全定制ASIC电路相比，具有开发周期短、成本低等优点。但多数FPGA不支持浮点运算，这使FPGA在数值计算、数据分析和信号处理等方面受到了限制，由于FPGA中关于浮点数的运算只能自行设计，因此，研究浮点加法运

  3. 所属分类：其它

    • 发布日期：2020-11-09
    • 文件大小：199kb
    • 提供者：weixin_38749863

  1. 嵌入式系统/ARM技术中的一款32位嵌入式CPU的定点加法器设计

  2. 摘要：根据一块32位嵌入式CPU的400MHz主频的要求，结合该CPU五级流水线结构，并借鉴各种算法成熟的加法器，提出了一种电路设计简单、速度快、功耗低、版图面积小的32位改进定点加法器的设计方案，为后续浮点加法器的设计提供了很好的铺垫。 关键词：借鉴 改进 定点 加法器从CPU的指令执行频率上看，算术逻辑单元、程序计数器、协处理器是CPU中使用频率最多的模块，而加法器正是这些模块的核心部件，几乎所有的关键路径都与之有关，因而设计一种通用于这些模块的加法器是整个CPU设计中关键的一步。为此

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：82kb
    • 提供者：weixin_38680764

  1. PCB技术中的经典电路的设计

  2. 我们再用verilog进行电路描述的时候,通常会用到一些经典的电路,比如加法器、计数器、移位器等等，不过也有很多人在设计的时候，往往不是采用很成熟的经典电路，而只是根据逻辑关系，自己写一段代码出来，经过综合后，发现这些电路多半不是最简单的电路，却又没有办法将他们进行更会深入的化简。实际上，我们通常用的很多电路，前人都已经有了很深入的研究，很多电路用最简单的电路完成最简单的功能。所以我觉得我们有必要对于经典电路的设计作一番学习。 我刚刚看到了一个很经典的电路，是关于计数器的设计的，这个计数器

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：34kb
    • 提供者：weixin_38687807

  1. 嵌入式系统/ARM技术中的一款32位嵌入式CPU的定点加法器设

  2. 从CPU的指令执行频率上看，算术逻辑单元、程序计数器、协处理器是CPU中使用频率最多的模块，而加法器正是这些模块的核心部件，几乎所有的关键路径都与之有关，因而设计一种通用于这些模块的加法器是整个CPU设计中关键的一步。为此，笔者根据32位CPU的400MHz主频的要求，结合CPU流水线结构，借鉴各种算法成熟的加法器，提出一种电路设计简单、速度快、功耗低、版图面积小的32位改进定点加法器的设计方案。        1 设计思想       对于高性能CPU中使用的加法器，速度显然是第一位的，所以考

  3. 所属分类：其它

    • 发布日期：2020-12-08
    • 文件大小：266kb
    • 提供者：weixin_38727453

  1. 单片机与DSP中的基于PLC的SD加法器在DSP领域中的应用

  2. 摘  要：本文提出了一种以SD(Singed_Digit)数表示的求和计算方法，克服了传统的二进制数表示求和过程中产生的进位对运算速度的限制。并在此基础上应用硬件描述语言(VHDL)设计实现了基于可编程逻辑器件(PLD)的SD加法器，简化了求和运算过程。实验证明，通过这种算法可得到运算速度高、电路结构简单的高速加法器。以满足数字信号处理(DSP)系统的高性能要求。      关键词：PLDSD数表示   SD加法器   DSP         信息社会的标志性产品是电子产品，现

  3. 所属分类：其它

    • 发布日期：2020-12-06
    • 文件大小：168kb
    • 提供者：weixin_38602098

  1. 光学计算机一步式MSD加法器的设计与实现

  2. 基于修改符号数字（MSD）的对称编码算法，开发了可以通过光学方法实现的7 * 7真值表。 并基于真值表，设计了三态光学计算机（TOC）的一步式MSD加法器的光路结构和电路实现。 实验表明，该方案是正确，可行，有效的。

  3. 所属分类：其它

    • 发布日期：2021-02-23
    • 文件大小：727kb
    • 提供者：weixin_38570519
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