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搜索资源列表

  1. FPGA高效加法器设计

  2. FPGA高效加法器设计(英文名FPGA Adders: Performance Evaluation and Optimal Design) 粗略介绍了一下xilinx平台下高效加法器的设计

  3. 所属分类：硬件开发

    • 发布日期：2009-08-18
    • 文件大小：104kb
    • 提供者：chenm001

  1. EDA技术 实验报告8位二进制加法器设计

  2. EDA技术》实验报告8位二进制加法器设计 EDA技术》实验报告8位二进制加法器设计 EDA技术》实验报告8位二进制加法器设计

  3. 所属分类：专业指导

    • 发布日期：2010-05-21
    • 文件大小：77kb
    • 提供者：abc519516

  1. vc++的加法器设计

  2. vc++的加法器设计

  3. 所属分类：C++

    • 发布日期：2010-11-04
    • 文件大小：257kb
    • 提供者：fenous

  1. vhdl 加法器设计

  2. 串行 四位 加法器，实现vhdl 语言的设计

  3. 所属分类：硬件开发

    • 发布日期：2012-03-06
    • 文件大小：139kb
    • 提供者：binshao199023

  1. 加法器设计

  2. 一种64位加法器的设计方法，，设计加法器的同学可参考

  3. 所属分类：专业指导

    • 发布日期：2012-11-04
    • 文件大小：455kb
    • 提供者：xuzuqianglifei

  1. 层次化４位加法器设计 VHDL

  2. 层次化４位加法器设计的报告适合学习EDA和VHDL的同学

  3. 所属分类：专业指导

    • 发布日期：2013-02-16
    • 文件大小：372kb
    • 提供者：joe199003

  1. 四位超进位加法器设计

  2. 关于一个 四位超进位加法器 的设计报告

  3. 所属分类：C/C++

    • 发布日期：2013-07-15
    • 文件大小：1mb
    • 提供者：u011409031

  1. 32位超前进位加法器设计verilog

  2. 32位超前进位加法器设计verilog 分成几个部分啊

  3. 所属分类：讲义

    • 发布日期：2014-12-29
    • 文件大小：2kb
    • 提供者：qq_24910347

  1. 电子设计自动化加法器

  2. 基于电子设计自动化，的加法器设计，源程序，简单，通俗，易懂，层次清楚

  3. 所属分类：硬件开发

    • 发布日期：2015-01-01
    • 文件大小：188kb
    • 提供者：baidu_24614977

  1. bcd4位加法器设计过程

  2. bcd4位加法器设计过程。应用QW2对bcd4位加法器的设计。包含所有设计过程和流程图。

  3. 所属分类：其它

    • 发布日期：2009-03-18
    • 文件大小：465kb
    • 提供者：weidiliurui

  1. 计算机组成原理实验课程 实验一 运算器设计（加法器设计）8位可控加减法器设计、32位算术逻辑运算单元ALU设计alu.circ

  2. 8位可控加减法器设计、32位算术逻辑运算单元ALU设计、四位先行进位74182、四位快速加法器 、8位快速加法器、16位快速加法器、5位阵列乘法、6位补码阵列乘法器等电路，已画好。alu自动测试是100分。

  3. 所属分类：Linux

    • 发布日期：2020-05-16
    • 文件大小：710kb
    • 提供者：CN_EventHorizon

  1. 数字电路课程设计之超前进位加法器.doc

  2. 使用Verilog语言实现四位超前进位加法器设计，并使用Quartes编写程序，使用modelsin进行仿真验证设计

  3. 所属分类：硬件开发

    • 发布日期：2020-04-12
    • 文件大小：211kb
    • 提供者：succguan

  1. 数字电路课程设计之BCD加法器设计.doc

  2. 使用Verilog语言实现4bit*4bit 8421 BCD码加法器设计，并使用Quartes编写程序，使用modelsin进行仿真验证设计

  3. 所属分类：专业指导

    • 发布日期：2020-04-12
    • 文件大小：270kb
    • 提供者：succguan

  1. 074-王楠-计组实验二(超前进位加法器设计实验).doc

  2. 计算机组成及汇编原理实验报告-----超前进位加法器设计实验 (1)掌握超前进位加法器的原理及其设计方法。 (2)熟悉CPLD应用设计及EDA软件的使用。

  3. 所属分类：互联网

    • 发布日期：2020-06-03
    • 文件大小：68kb
    • 提供者：m0_46354572

  1. 第4关：16位快速加法器设计.txt

  2. 第4关：16位快速加法器设计.txt

  3. 所属分类：其它

    • 发布日期：2020-06-05
    • 文件大小：637kb
    • 提供者：m0_47399957

  1. 等价型PG逻辑及其在加法器设计中的应用

  2. 在全加器设计中运用PG逻辑是非常普遍的，本文在设计和研究全加器时，根据现有的PG逻辑公式推导出了一种新的逻辑公式，并论证了两者之间的等价关系。这一新的公式能够指导全加器设计中的连线方式，灵活更改连线策略。本文将从基本原理开始逐步引出该公式，对其进行论证，并应用于全加器设计中。

  3. 所属分类：其它

    • 发布日期：2020-10-18
    • 文件大小：252kb
    • 提供者：weixin_38678773

  1. 模拟技术中的等价型PG逻辑及其在加法器设计中的应用

  2. 摘 要：全加器实现的基本原理是基于进位传播和进位产生的PG逻辑。根据现有的PG逻辑计算公式，本文推导出一种新的等价型逻辑表达式，并验证了其正确性。将该等价型逻辑表达式用于全加器的设计中，能够改变原有的全加器结构，并改变布线通道的连线数目和连线方式。原文位置 　　关键词：全加器;PG逻辑;连线;负载原文位置 　　引言原文位置 　　在全加器设计中运用PG逻辑是非常普遍的，本文在设计和研究全加器时，根据现有的PG逻辑公式推导出了一种新的逻辑公式，并论证了两者之间的等价关系。这一新的公式能够

  3. 所属分类：其它

    • 发布日期：2020-12-01
    • 文件大小：205kb
    • 提供者：weixin_38729607

  1. 嵌入式系统/ARM技术中的一款32位嵌入式CPU的定点加法器设计

  2. 摘要：根据一块32位嵌入式CPU的400MHz主频的要求，结合该CPU五级流水线结构，并借鉴各种算法成熟的加法器，提出了一种电路设计简单、速度快、功耗低、版图面积小的32位改进定点加法器的设计方案，为后续浮点加法器的设计提供了很好的铺垫。 关键词：借鉴 改进 定点 加法器从CPU的指令执行频率上看，算术逻辑单元、程序计数器、协处理器是CPU中使用频率最多的模块，而加法器正是这些模块的核心部件，几乎所有的关键路径都与之有关，因而设计一种通用于这些模块的加法器是整个CPU设计中关键的一步。为此

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：82kb
    • 提供者：weixin_38680764

  1. 基于FPGA的加法器设计.doc

  2. 基于FPGA的加法器设计

  3. 所属分类：嵌入式

    • 发布日期：2021-03-16
    • 文件大小：5kb
    • 提供者：m0_53667536

  1. 4位加法器设计的近似计算

  2. 4位加法器设计的近似计算

  3. 所属分类：其它

    • 发布日期：2021-03-07
    • 文件大小：728kb
    • 提供者：weixin_38535808
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