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  1. 32位超前进位加法器（Verilog）

  2. 32位超前进位加法器（Verilog HDL），由8个四位超前进位生成。

  3. 所属分类：其它

    • 发布日期：2009-11-26
    • 文件大小：23kb
    • 提供者：gaolijing

  1. 计算机组成原理——Verilog语言实现的32位并行加法器

  2. 用并行方法实现的加法器，比一般的串行方法更加高效。Verilog语言实现。

  3. 所属分类：专业指导

    • 发布日期：2009-12-25
    • 文件大小：52kb
    • 提供者：amyamyamy1989

  1. Verilog HDL 64位并行加法器

  2. 采用verilog编写，包含测试代码，可以选择实现8位、16位、32位、64位的加法。

  3. 所属分类：其它

    • 发布日期：2010-02-05
    • 文件大小：810byte
    • 提供者：daoxia07

  1. 常用加法器-Verilog

  2. 关于常用的加法器里面都有，VerilogHDL

  3. 所属分类：专业指导

    • 发布日期：2010-04-22
    • 文件大小：219kb
    • 提供者：cathy1225

  1. verilog语言实现32位加法器

  2. 这是用verilog语言实现的32位并行加法器代码，实验可能运行有错误。。。。

  3. 所属分类：其它

    • 发布日期：2010-06-11
    • 文件大小：52kb
    • 提供者：zsdxjj

  1. 32位加法器 lookahead算法 verilog

  2. 32位加法器 lookahead算法 verilog 先实现4位，再实现4*8=32位

  3. 所属分类：其它

    • 发布日期：2010-08-14
    • 文件大小：2kb
    • 提供者：tonypeng030409

  1. verilog编写的四位加法器

  2. 用verilog编写的四位加法器，编程环境是xilinx ise10.1

  3. 所属分类：硬件开发

    • 发布日期：2010-10-16
    • 文件大小：388kb
    • 提供者：woaimid

  1. 四位超前进位加法器Verilog HDL

  2. 四位超前进位加法器包括代码，输出值，输出波形，心得体会等。

  3. 所属分类：其它

    • 发布日期：2010-11-04
    • 文件大小：81kb
    • 提供者：BWL0123456789

  1. 数字逻辑bcd码加法器

  2. 数字逻辑课程作业 利用BCD码实现加法器

  3. 所属分类：专业指导

    • 发布日期：2010-11-16
    • 文件大小：169kb
    • 提供者：anyu2008

  1. 32位快速加法器(Verilog)

  2. 32位超前进位快速加法器 经过Isim仿真测试正确的32位超前加法器 编写语言Verilog-HDL 基于zhaohongliang代码 修改了其中部分有问题的模块

  3. 所属分类：硬件开发

    • 发布日期：2011-11-02
    • 文件大小：4kb
    • 提供者：teresa_no1

  1. 32位快速加法器源代码（Verilog）

  2. 32位超前进位快速加法器 经过Isim仿真测试正确的32位超前加法器 编写语言Verilog-HDL 基于zhaohongliang代码 修改了其中部分有问题的模块

  3. 所属分类：嵌入式

    • 发布日期：2011-11-02
    • 文件大小：4kb
    • 提供者：teresa_no1

  1. 四位加法器verilog

  2. 使用verilog编写的四位加法器，module aad4()

  3. 所属分类：硬件开发

    • 发布日期：2011-11-22
    • 文件大小：448byte
    • 提供者：sky_para

  1. 32位浮点加法器 verilog

  2. 32位浮点加法器 verilog代码 无仿真 可用 很好用 欢迎使用

  3. 所属分类：其它

    • 发布日期：2012-10-29
    • 文件大小：3kb
    • 提供者：jinshucan1

  1. 32位浮点数加法器verilog

  2. 32位浮点数加法器 也算是减法器 其中32位浮点数用的是IEEE 754标准表示的 根据别人的改写的 有问题欢迎大家指出 信号定义不是很完整 verilog编写的

  3. 所属分类：嵌入式

    • 发布日期：2012-12-14
    • 文件大小：4kb
    • 提供者：chabu

  1. 32位加法器 verilog代码

  2. 32位加法器 verilog代码 其中还包含全加器、四位加法器的代码

  3. 所属分类：专业指导

    • 发布日期：2012-12-29
    • 文件大小：4kb
    • 提供者：sujubyi

  1. 超前进位加法器verilog代码

  2. 4bit超前进位加法器（CLA）源代码，用组合逻辑实现

  3. 所属分类：嵌入式

    • 发布日期：2016-01-24
    • 文件大小：869byte
    • 提供者：sinat_16237973

  1. 源码输入，补码输出的4位加法器verilog

  2. 自己写的源码输入，补码输出的4位加法器verilog，有状态机控制，通过Modelsim 和 Synplify 仿真。保证无误！

  3. 所属分类：嵌入式

    • 发布日期：2008-11-24
    • 文件大小：1kb
    • 提供者：dapache

  1. KS加法器 verilog

  2. 经典的kogge-stone加法器结构，32结构，verilog代码

  3. 所属分类：专业指导

    • 发布日期：2009-04-11
    • 文件大小：12kb
    • 提供者：luffy38859978

  1. add.7z加法器

  2. 加法器Verilog实现，ise project,所用ise版本是ise14.7

  3. 所属分类：其它

    • 发布日期：2019-10-14
    • 文件大小：136kb
    • 提供者：weixin_44884357

  1. 超前进位加法器设计（参考资料）.doc

  2. 超前进位加法器verilog代码 verilog代码 , 超前进位

  3. 所属分类：专业指导

    • 发布日期：2019-09-03
    • 文件大小：42kb
    • 提供者：drjiachen
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