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搜索资源列表

  1. MAX+PLUS软件的使用及设计流程

  2. MAX+PLUS软件的使用及设计流程 实验一 MAX+PLUSⅡ软件的使用及设计流程 1 实验二 七段译码器的设计 6 实验三 数码管扫描显示电路 8 实验四 八位加法器的设计 10 实验五 抢答器的设计 12 实验六 六十进制计数器设计 14 实验七 秒表的设计 16 实验八 序列检测器的设计 18 实验九 数字频率计的设计 20 实验十 数字钟的设计 22 实验十一 电子琴设计 25 附录一：EDA开发套件使用说明 27

  3. 所属分类：专业指导

    • 发布日期：2009-04-29
    • 文件大小：8mb
    • 提供者：neo_matrixv

  1. vhdl入门程序——十进制加法

  2. 本程序适合刚入门VHDL的初级学习者，程序经过测试，有波形仿真文件

  3. 所属分类：嵌入式

    • 发布日期：2009-08-07
    • 文件大小：1mb
    • 提供者：pengwr

  1. 十进制加法器课程设计,常规型微程序控制器组成试验及y=a*x*x+b*x+c的计算

  2. 十进制加法器课程设计,常规型微程序控制器组成试验及y=a*x*x+b*x+c的计算

  3. 所属分类：C

  1. 组成原理课程设计----余三码十进制加法器

  2. 只有自己做出来的才是自己的东西，希望你看了之后，从中得到一点启发，做出更好的东西！！！

  3. 所属分类：专业指导

    • 发布日期：2010-12-20
    • 文件大小：409kb
    • 提供者：Sweblish

  1. 数字电路大型实验报告

  2. 1. 八位二进制加法器的设计 2. 十进制加法计数器的设计 3. 数字频率计的设计 4. 倒计时秒表设计 有原理图及VHDL语言的部分代码

  3. 所属分类：嵌入式

    • 发布日期：2011-06-29
    • 文件大小：645kb
    • 提供者：linting11223

  1. 用verilog实现除法器(两种方法）

  2. 一、 实验目的与要求： 用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。 二、 实验设备（环境）及要求： 在modelsim环境下编写代码与测试程序，并仿真； 在synplify pro下编译，设置硬件并综合。 三、 实验内容及步骤： 1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a<b,商不变，余数为a）;

  3. 所属分类：硬件开发

    • 发布日期：2011-11-12
    • 文件大小：290kb
    • 提供者：noodles5320

  1. 一位十进制数相加

  2. 一位十进制数加法器，进行十进制数的相加，方便快捷

  3. 所属分类：嵌入式

    • 发布日期：2012-05-10
    • 文件大小：131kb
    • 提供者：xiangyuweiyi

  1. 数字逻辑课程设计 8421十进制加法

  2. 大学数字逻辑课程设计 8421十进制加法器 本课程设计时用multisim11制作的，最好用相同的软件打开，可以正常执行。

  3. 所属分类：硬件开发

  1. 一位十进制加减法器--数字逻辑设计及应用课程设计报告

  2. 一位十进制加减法器--数字逻辑设计及应用课程设计报告 1．0-9十个字符和“+”“-”分别对应一个按键，用于数据输入。 2．用一个开关控制加减法器的开关状态。 3．要求在数码显示管上显示结果。

  3. 所属分类：专业指导

    • 发布日期：2013-05-10
    • 文件大小：307kb
    • 提供者：l_mjie

  1. VHDL 十进制加法器

  2. 带进位的十进制加法器，VHDL语言编写，可直接应用，可进行仿真。

  3. 所属分类：嵌入式

    • 发布日期：2008-09-11
    • 文件大小：509byte
    • 提供者：hnu_tianming

  1. 十进制加法器的设计

  2. EDA课程设计，设计了一个十进制加法器，内容包括加法器的原理，电路原理图以及仿真结果图

  3. 所属分类：软件测试

    • 发布日期：2013-07-24
    • 文件大小：135kb
    • 提供者：gangchengxuezi

  1. Qt编写的加法器

  2. 用qt编写的一个实现简单动画显示如何实现两个十进制数进行二进制的加法运算的过程

  3. 所属分类：QT

    • 发布日期：2013-09-30
    • 文件大小：8kb
    • 提供者：u012298897

  1. 光电编码器的加法器和显示器

  2. 代码内容为，在Quters II下的光电编码器的加法和计数的实现，同时实现了有二进制转换为十进制的显示，以及有十进制转换为二进制的显示

  3. 所属分类：其它

    • 发布日期：2014-12-06
    • 文件大小：312kb
    • 提供者：wanglong5353

  1. 计算机组成原理本科生模拟试卷02

  2. 一、选择题（每小题1分，共15分） 1 冯•诺依曼机工作的基本方式的特点是（ ）。 A 多指令流单数据流 B 按地址访问并顺序执行指令 C 堆栈操作 D 存贮器按内容选择地址 2 在机器数（ ）中，零的表示形式是唯一的。 A 原码 B 补码 C 移码 D 反码 3 在定点二进制运算器中，减法运算一般通过（ ）来实现。 A 原码运算的二进制减法器 B 补码运算的二进制减法器 C 原码运算的十进制加法器 D 补码运算的二进制加法器

  3. 所属分类：C

    • 发布日期：2008-12-09
    • 文件大小：68kb
    • 提供者：future831

  1. 用verilog实现除法器(两种方法）

  2. 一、 实验目的与要求： 用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。 二、 实验设备（环境）及要求： 在modelsim环境下编写代码与测试程序，并仿真； 在synplify pro下编译，设置硬件并综合。 三、 实验内容及步骤： 1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a<b,商不变，余数为a）;

  3. 所属分类：硬件开发

  1. 用verilog实现除法器(两种方法）

  2. 一、 实验目的与要求： 用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。 二、 实验设备（环境）及要求： 在modelsim环境下编写代码与测试程序，并仿真； 在synplify pro下编译，设置硬件并综合。 三、 实验内容及步骤： 1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a<b,商不变，余数为a）;

  3. 所属分类：硬件开发

    • 发布日期：2020-01-26
    • 文件大小：176kb
    • 提供者：funing8258

  1. 用verilog实现除法器(两种方法）

  2. 一、 实验目的与要求： 用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。 二、 实验设备（环境）及要求： 在modelsim环境下编写代码与测试程序，并仿真； 在synplify pro下编译，设置硬件并综合。 三、 实验内容及步骤： 1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a<b,商不变，余数为a）;

  3. 所属分类：硬件开发

    • 发布日期：2020-07-17
    • 文件大小：176kb
    • 提供者：chunyu2008

  1. 电源技术中的加法器电路原理图解

  2. 在计数体制中，通常用的是十进制，它有0，1，2，3，…，9十个数码，用它们来组成一个数。但在数字电路中，为了把电路的两个状态(1态和0态)和数码对应起来，采用二进制较为方便，二进制只有0和1两个数码。         二进制加法器是数字电路的基本部件之一。二进制加法运算同逻辑加法运算的含义是不同的。前者是数的运算，而后者表示逻辑关系。二进制加法是“逢二进一”，即1+1=10，而逻辑加则为1+1=1。     1、半加器     所谓“半加”，就是只求本位的和，暂不管低

  3. 所属分类：其它

    • 发布日期：2020-10-15
    • 文件大小：133kb
    • 提供者：weixin_38549721

  1. 十进制加法器

  2. 十进制加法器可由BCD码(二－十进制码)来设计,它可以在二进制加法器的基础上加上适当的“校正”逻辑来实现,该校正逻辑可将二进制的“和”改变成所要求的十进制格式。　　n位BCD码行波式进位加法器的一般结构如图2.3(a)所示,它由n级组成,每一级将一对4位的BCD数字相加,并通过一位进位线与其相邻级连接。而每一位十进制数字的BCD加法器单元的逻辑结构示于图2.3(b)。图2.3　十进制加法器　　在十进制运算时,当相加二数之和大于9时,便产生进位。可是用BCD码完成十进制数运算时,当和数大于9时,必

  3. 所属分类：其它

    • 发布日期：2021-02-03
    • 文件大小：49kb
    • 提供者：weixin_38707862

  1. 加法器电路原理图解

  2. 在计数体制中，通常用的是十进制，它有0，1，2，3，…，9十个数码，用它们来组成一个数。但在数字电路中，为了把电路的两个状态(1态和0态)和数码对应起来，采用二进制较为方便，二进制只有0和1两个数码。         二进制加法器是数字电路的基本部件之一。二进制加法运算同逻辑加法运算的含义是不同的。前者是数的运算，而后者表示逻辑关系。二进制加法是“逢二进一”，即1+1=10，而逻辑加则为1+1=1。     1、半加器     所谓“半加”，就是只求本位的和，暂不管低

  3. 所属分类：其它

    • 发布日期：2021-01-13
    • 文件大小：105kb
    • 提供者：weixin_38735987
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