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  1. 采用维比特卷积编码器设计论文

  2. 采用维比特卷积编码器设计论文 原理与设计 ,传真及结果,总结,与文献 WORD 格式,现成的论文

  3. 所属分类：其它

    • 发布日期：2010-03-09
    • 文件大小：407552
    • 提供者：ivansara

  1. 摘要文章对于卷积编码器的设计与实现进行了研究，然后对该编码器的性能进行了仿真分析，证实达到了工程标准的要求，从而验证了该编码器设计的可靠性。

  2. 摘要文章对于卷积编码器的设计与实现进行了研究，然后对该编码器的性能进行了仿真分析，证实达到了工程标准的要求，从而验证了该编码器设计的可靠性。 关键词数字通信，卷积编码，现场可编程门阵列 中图分类号TN919。31文献标识码A文章编号1008－1151（2006）06－0063－03

  3. 所属分类：嵌入式

    • 发布日期：2010-03-27
    • 文件大小：28672
    • 提供者：wangyangwenwyw

  1. asic实验报告 （3,1,8）卷积编码器

  2. asic实验：使用Verilog语言设计一个(3,1,8)卷积编码器

  3. 所属分类：IT管理

    • 发布日期：2011-06-06
    • 文件大小：1048576
    • 提供者：kangkangking521

  1. CDMA2000系统中前向链路卷积编码器的FPGA实现

  2. CDMA2000系统 中前向链路卷积编码器的FPGA实现

  3. 所属分类：嵌入式

    • 发布日期：2012-04-04
    • 文件大小：219136
    • 提供者：b07030507

  1. turbo编码器的vc++实现

  2. 在c++平台上，实现turbo编码器，该编码器是基本的原理设计，包括交织器，卷积编码器，复用器。完成对随机数字信号的编码

  3. 所属分类：网络基础

    • 发布日期：2012-08-07
    • 文件大小：248832
    • 提供者：bleer

  1. 7/8并行屏蔽卷积编码器

  2. 在matlab平台，实现7/8卷积码，实现方式：并行屏蔽卷积编码。

  3. 所属分类：其它

    • 发布日期：2013-01-16
    • 文件大小：16384
    • 提供者：chelcygong

  1. 用DSP实现卷积编码

  2. 分析了卷积编码器的结构与原理，在此基础上设计了用 DSP 实现卷积编码的硬件和软件方案，其中硬件部分采用了 TI 公司的 MS320C5510 芯片，软件实现对一个 16 位的输入信号进行了卷积编码

  3. 所属分类：3G/移动开发

    • 发布日期：2013-04-03
    • 文件大小：231424
    • 提供者：tpqqt

  1. 卷积编码器

  2. 卷积编码器

  3. 所属分类：其它

  1. 卷积编码译码Matlab仿真程序（保证可以运行）

  2. 编码： function output=cnv_encd(G,k0,input) % cnv_encd(G,k0,input),k0是每一时钟周期输入编码器的bit数， % G是决定输入序列的生成矩阵，它有n0行，L*k0列。n0是输出bit数， % 参数n0和L由生成矩阵G导出，L是约束长度。L之所以叫约束长度 % 是因为编码器在每一时刻里输出序列不但与当前输入序列有关， % 而且还与编码器的状态有关，这个状态是由编码器的前(L-1)k0。 % 个输入决定的,通常卷积码表示为(n0,k0,m

  3. 所属分类：IT管理

    • 发布日期：2015-01-19
    • 文件大小：4096
    • 提供者：yqq1104

  1. 卷积码的译码的两种算法

  2. 卷积编码器自身具有网格结构，基于此结构我们给出两种译码算法：Viterbi译码算法和BCJR 译码算法。基于某种准则，这两种算法都是最优的。

  3. 所属分类：其它

    • 发布日期：2009-03-19
    • 文件大小：1048576
    • 提供者：haijingling33

  1. matlab开发-卷积编码与硬判决维特比特编码器

  2. matlab开发-卷积编码与硬判决维特比特编码器。码率为1/2的卷积编码器，具有3个存储元件和相应的硬判决VIT

  3. 所属分类：其它

    • 发布日期：2019-08-24
    • 文件大小：3072
    • 提供者：weixin_38743481

  1. DSP中的一种卷积编译码盘的解决方案

  2. 对于一般的线性分组码（如循环码、BCH码等），它们的共同特点是：一个码字的监督单元仅与本码组的k位信息码元有关，与其它码字的码元无关。而卷积码的特点在于本组的码元不仅与当有输入的k个信息有关，而且还与前面m个时刻输入的信息有关。卷积码的纠错能力随着m的增加而增大，而差错率随着m的增加而指数下降。在编码效率与设备复杂性相同的前提下，卷积码的性能优于分组码。随着大规模集成电路技术的发展，采用维特比译码的卷积编码技术已成了广泛采用的纠错方案。在本系统中，输入卷积编码器的信息序列是32Kbit/s的比特

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：184320
    • 提供者：weixin_38701952

  1. CDMA 2000系统中前向链路卷积编码器的FPGA实现

  2. FPGA是可编程逻辑器件，它的主要优点在于可以借助EDA工具通过软件编程对器件的硬件结构和工作方式进行重构，这就使得硬件设计具有软件设计的灵活性和便捷性。本设计采用VHDL语言并选用可编程逻辑器件在QuartusⅡ下来实现CDMA 2000系统中的前向链路卷积编码器。

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：269312
    • 提供者：weixin_38548394

  1. CDMA 2000系统中前向链路卷积编码器的FPGA实现[图]

  2. 为了缩短卷积编码器设计周期，使硬件设计更具灵活性，在介绍卷积编码器原理的基础上，论述了一种基于

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：161792
    • 提供者：weixin_38684328

  1. CDMA2000系统中前向链路卷积编码器的FPGA实现

  2. 为了缩短卷积编码器设计周期，使硬件设计更具灵活性，在介绍卷积编码器原理的基础上，论述了一种基于可编程逻辑器件，采用模块化设计方法，利用VHDL硬件描述语言实现CDMA2000系统前向链路卷积编码器的方法，给出了在QuartusⅡ软件下的仿真结果，并在FPGA器件上验证实现。仿真和实验都证明了这种方法的可行性和正确性。

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：162816
    • 提供者：weixin_38713412

  1. 通信与网络中的L-DACS1 中多速率卷积编码器的设计与FPGA 实现

  2. 摘要：在L波段数字航空通信系统（L-DACS1 ）中，不同类型的数据采用不同速率传输，为了降低信道的噪声和畸变与多普勒频移的影响，采用具有良好差错控制能力的多速率卷积编码进行信道纠错.通过利用Verilog HDL硬件描述语言完成其FPGA实现与验证，测试结果表明多速率卷积编码器可以实时地调整码率，高效稳定地进行差错控制，满足L-DACS1 高速传输仍保持稳定的要求，并且用于实际项目中. 　　0 引言为了解决地-空的数据传输业务增长而带来的高通信速度要求和高宽带要求问题，国际民航组织（ICAO

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：212992
    • 提供者：weixin_38573171

  1. IEEE 802.11p 下删余卷积编码译码方法的研究

  2. 应用于智能交通系统的无线接入协议IEEE802.11p，其物理层卷积编码的码率可通过对（2,1,7）卷积编码器的删余来实现。讨论了删余位置的图案和算法，分析了在删余位置插入不同哑元时维特比译码后误码率的统计特性。仿真的同时比较了固定哑元下不同码率所引入的误比特率。

  3. 所属分类：其它

    • 发布日期：2020-10-18
    • 文件大小：485376
    • 提供者：weixin_38502510

  1. BIONIC:使用卷积的生物网络集成-源码

  2. 查看！ :collision: 介绍 仿生（生物逻辑Ñetwork我ntegration用C onvolutions）是一个扩展图形卷积网络（GDN）学习集成特性跨越输入网络的基因或蛋白质深学习基于生物网络集成算法。 BIONIC可产生高质量的基因特征，并且在网络数量和网络规模上均具有可扩展性。 可以在下面看到BIONIC的概述。 多个网络被输入到BIONIC 每个网络都通过其自己的图卷积编码器，在其中根据网络拓扑学习特定于网络的基因特征。 总结这些特征以产生整合的基因特征，该特征捕获跨

  3. 所属分类：其它

    • 发布日期：2021-03-18
    • 文件大小：522240
    • 提供者：weixin_42128988

  1. matlab实现卷积编码与viterbi译码

  2. 1.仿真代码 clear all EbN0 = 0:2:10; %SNR范围 N = 1000000; %消息比特个数 M = 2; %BPSK调制 L = 7; %约束长度 tre1 = poly2trellis(L,[171 133]); %卷积码的生成多项式 tblen = 6*L; %Viterbi译码器回溯深度 msg = randi([0,1],1,N); %消息比特序列 msg1 = convenc(msg,tre1); %卷积编码 x1 = pskmod(msg1,M); %B

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：44032
    • 提供者：weixin_38637272

  1. L-DACS1 中多速率卷积编码器的设计与FPGA 实现

  2. 摘要：在L波段数字航空通信系统（L-DACS1 ）中，不同类型的数据采用不同速率传输，为了降低信道的噪声和畸变与多普勒频移的影响，采用具有良好差错控制能力的多速率卷积编码进行信道纠错.通过利用Verilog HDL硬件描述语言完成其FPGA实现与验证，测试结果表明多速率卷积编码器可以实时地调整码率，高效稳定地进行差错控制，满足L-DACS1 高速传输仍保持稳定的要求，并且用于实际项目中. 　　0 引言为了解决地-空的数据传输业务增长而带来的高通信速度要求和高宽带要求问题，国际民航组织（ICAO

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：258048
    • 提供者：weixin_38528517
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