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  1. Xlinx ISE 9.X FPGA_CPLD设计指南

  2. Xilinx ISE 9.x FPGA/CPLD设计指南 目录 第1章　FPGA设计简介　1 1.1　FPGA结构简介　2 1.1.1　总体结构　2 1.1.2　可配置逻辑块CLB　3 1.1.3　输入输出模块(Input/Output Block)　6 1.1.4　块RAM(BlockRAM)　9 1.2　最新FPGA产品──Virtex-5　10 1.2.1　Virtex-5的特点　10 1.2.2　Virtex-5 LX/LXT平台简介　12 1.2.3　Virtex-5核心技术　15

  3. 所属分类：硬件开发

    • 发布日期：2009-11-27
    • 文件大小：43mb
    • 提供者：jiemizhe000

  1. Xlinx ISE 9.X FPGA_CPLD设计指南

  2. Xilinx ISE 9.x FPGA/CPLD设计指南 目录 （这是本书的第1页到76页，只因只能上传小于20M的文件，其它的也已上传） 第1章　FPGA设计简介　1 1.1　FPGA结构简介　2 1.1.1　总体结构　2 1.1.2　可配置逻辑块CLB　3 1.1.3　输入输出模块(Input/Output Block)　6 1.1.4　块RAM(BlockRAM)　9 1.2　最新FPGA产品──Virtex-5　10 1.2.1　Virtex-5的特点　10 1.2.2　Virtex-

  3. 所属分类：硬件开发

    • 发布日期：2009-11-27
    • 文件大小：18mb
    • 提供者：jiemizhe000

  1. Xlinx ISE 9.X FPGA_CPLD设计指南

  2. Xilinx ISE 9.x FPGA/CPLD设计指南 目录 （这是本书的第77页到140页，只因只能上传小于20M的文件，其它的也已上传） 第1章　FPGA设计简介　1 1.1　FPGA结构简介　2 1.1.1　总体结构　2 1.1.2　可配置逻辑块CLB　3 1.1.3　输入输出模块(Input/Output Block)　6 1.1.4　块RAM(BlockRAM)　9 1.2　最新FPGA产品──Virtex-5　10 1.2.1　Virtex-5的特点　10 1.2.2　Virte

  3. 所属分类：硬件开发

    • 发布日期：2009-11-27
    • 文件大小：19mb
    • 提供者：jiemizhe000

  1. 7_Series_Architecture_Overview.pdf

  2. vivado zynq 7系列架构概述 pdf文档中详细将树立zynq7系列开发板的内部结构目录 力绍系列 》逻辑资源 》资源 存储器和 资源 时钟资源 》总结 S XILINX Y ALL PROGRAMMABLE 介绍 》所有的 都包含相同的基础资源 逻辑资源 片(编组为可配置的逻辑块()) 包含可组合的逻辑和寄存器资源 存储器 复用器 互联资源 ·可编程的互联 和外部世界的接口 其他资源 全局时钟缓冲 ·边界扫描逻辑 》经过多代演化 加入了新的架构性的资源来服务不同的市场和应用领域 S

  3. 所属分类：硬件开发

    • 发布日期：2019-07-07
    • 文件大小：1mb
    • 提供者：chun_love_shuo

  1. 如何将 FPGA CPLD 中的自定义逻辑迁移至 C2000微控制器.pdf

  2. 通过将外部逻辑整合到 C2000 微控制器中，可配置逻辑块 (CLB) 降低了系统总成本并增强了功能。CLB 使 用功能调用和基于 GUI 的编程工具 SysConfig 将外部逻辑整合到微控制器中，而无需学习硬件 描述 语言 （如 VHDL 或 Verilog）。该报告向程序员、硬件工程师和系统设计人员展示如何将基于 FPGA 或 CPLD 的 自定义逻辑（最初以 HDL 定义）转换为可以编程到 C2000 MCU 中的 CLB 格式。

  3. 所属分类：嵌入式

  1. 集成电路中的FPGA组成、工作原理和开发流程

  2. 1. FPGA概述     FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点     2. FPGA芯片结构     FPGA芯片主要由三部分组成，分别是IOE(input output element，输入输出单元)、LAB(logic arr

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：398kb
    • 提供者：weixin_38689976

  1. 集成电路中的详解FPGA芯片结构以及开发流程

  2. 1.FPGA概述 　　FPGA是英文FieldProgrammableGateArray的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点 　　2.FPGA芯片结构 　　FPGA芯片主要由三部分组成，分别是IOE（inputoutputelement，输入输出单元）、LAB（logicar

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：299kb
    • 提供者：weixin_38659805

  1. 基于FPGA的VGA显示控制器的设计

  2. 该显示控制器是基于Xilinx公司的Spartan-IIE系列FPGA XC2S300E-6-PQ208C设计实现的。此FPGA逻辑资源丰富，其内有30万个系统门，6912个逻辑单元(LC)，1536个可配置逻辑快(CLB)，64Kbit的块RAM，146个可用的I/O口，4个数字延迟锁相环(DLL)。块RAM可实现大量数据的内部存储，延迟锁相环可对时钟进行管理，可自动调整并消除输入时钟与FPGA内部时钟之间的相位偏移，同时还可实现对时钟的分频、倍频和移相。 用于帧缓存的两个SDRAM

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：145kb
    • 提供者：weixin_38531788

  1. EDA/PLD中的可配置逻辑块CLB

  2. 可配置逻辑块由4个相互连接的Slice和附加逻辑构成，用于实现组合逻辑和时序逻辑。其拓扑结构如图1所示，每一对Slice分布在同一列并共有一条独立的进位链。 　　图1 CLB拓扑结构 　　用于组成同一个CLB的4个Slice共用以下两个函数发生器、两个存储单元、多层函数复用器、进位逻辑和算术逻辑，如图2所示。左侧的Slice通常用SliceM表示；右侧的Slice对通常用SliceL表示，它们通过这些单元实现逻辑、算术和ROM的功能。除此之外，SliceM还可以用做两种特殊的功能，即分布

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：206kb
    • 提供者：weixin_38643127

  1. EDA/PLD中的Spartan-3器件结构描述

  2. Spartan-3的逻辑结构和布局如图所示。 　　图 Spartan-3的逻辑结构和布局 　　从图中可以直观地看出，Spartan-3主要由可配置逻辑块(Configurable Logic Blocks，CLB)、可编程输入／输出模块(InputiOutput Blocks，IOB)、数字时钟管理器(Digital Clock Manager，DOM)、块存储器(Block RAM)及乘法器模块(Multiplier)等基本模块构成。　　  来源:ks99

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：83kb
    • 提供者：weixin_38709511

  1. FPGA组成、工作原理和开发流程（Alter）

  2. FPGA是英文FieldProgrammableGateArray的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点2.FPGA芯片结构FPGA芯片主要由三部分组成，分别是IOE(inputoutputelement，输入输出单元)、LAB(logicarrayblock，逻辑阵列块，对于Xilinx称之为可配置逻辑块CLB

  3. 所属分类：其它

    • 发布日期：2021-02-25
    • 文件大小：287kb
    • 提供者：weixin_38529486

  1. Spartan-3器件结构描述

  2. Spartan-3的逻辑结构和布局如图所示。 　　图 Spartan-3的逻辑结构和布局 　　从图中可以直观地看出，Spartan-3主要由可配置逻辑块(Configurable Logic Blocks，CLB)、可编程输入／输出模块(InputiOutput Blocks，IOB)、数字时钟管理器(Digital Clock Manager，DOM)、块存储器(Block RAM)及乘法器模块(Multiplier)等基本模块构成。　　  :

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：118kb
    • 提供者：weixin_38705252

  1. 可配置逻辑块CLB

  2. 可配置逻辑块由4个相互连接的Slice和附加逻辑构成，用于实现组合逻辑和时序逻辑。其拓扑结构如图1所示，每一对Slice分布在同一列并共有一条独立的进位链。 　　图1 CLB拓扑结构 　　用于组成同一个CLB的4个Slice共用以下两个函数发生器、两个存储单元、多层函数复用器、进位逻辑和算术逻辑，如图2所示。左侧的Slice通常用SliceM表示；右侧的Slice对通常用SliceL表示，它们通过这些单元实现逻辑、算术和ROM的功能。除此之外，SliceM还可以用做两种特殊的功能，即分布

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：273kb
    • 提供者：weixin_38627213