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  1. VHDL 程序举例打包，应该有你想要的

  2. VHDL 程序举例 文件夹中包括下面程序 -------------------------------------------------------------------------------- NOTE：该程序参考FPGA中文网站 重要说明：不同软件对VHDL语法的支持范围是不一样的，以下程序中的某些语句可能不能运行在所有的软件平台之上，因此程序可能要作一些修改，同时务必注意阅读程序中的注释。以下部分程序为txt格式，请自行另存为vdh后缀的文件。有些EDA软件要求ENTITY的名称

  3. 所属分类：网络攻防

    • 发布日期：2009-07-23
    • 文件大小：42kb
    • 提供者：engddy

  1. RAM接口设计（VHDL语言）

  2. 在数字系统中，一般存在多个芯片，利用不同的特点用于实现不同的功能，一般都包含CPU,FPGA,AD,DA,memory，ASSP（专用标准模块）,ASIC等。 CPU用于进行智能控制，FPGA进行硬件算法处理和多设备接口，AD进行模数转换，DA进行数模转换，memory存储临时数据。因此，FPGA如何与其他芯片进行通讯是重要的设计内容。 数据输入，数据输出，双向通讯，指令传递，地址管理，不同时钟的异步通讯问题等等都需要处理。最基本的MEMORY如SRAM(128KX8bbit静态存储器6281

  3. 所属分类：硬件开发

    • 发布日期：2010-04-07
    • 文件大小：218kb
    • 提供者：commonnapples

  1. EDA—EDA技术实用教程(pdf影印)

  2. 学习VHDL和FPGA的经典资料 第 1 章 概述 1.1 EDA 技术及其发展 1.2 EDA 技术实现目标 1.3 硬件描述语言VHDL 1.4 VHDL 综合 1.5 基于VHDL 的自顶向下设计方法 1.3 EDA 技术的优势 1.3 EDA 的发展趋势 【习题】 第 2 章 EDA 设计流程及其工具 2.1 设计流程 2.1.1 设计输入(原理图／HDL 文本编辑) 2.1.2 综合 2.1.3 适配 2.1.4 时序仿真与功能仿真 2.1.5 编程下载 2.1.6 硬件测试 2.2

  3. 所属分类：硬件开发

    • 发布日期：2010-06-07
    • 文件大小：8mb
    • 提供者：zt839486421

  1. EDA—EDA技术实用教程

  2. 综合 1.5 基于VHDL 的自顶向下设计方法 1.3 EDA 技术的优势 1.3 EDA 的发展趋势 【习题】 第 2 章 EDA 设计流程及其工具 2.1 设计流程 2.1.1 设计输入(原理图／HDL 文本编辑) 2.1.2 综合 2.1.3 适配 2.1.4 时序仿真与功能仿真 2.1.5 编程下载 2.1.6 硬件测试 2.2 ASIC 及其设计流程 2.2.1 ASIC 设计方法 2.2.2 一般ASIC 设计的流程 2.3 常用EDA 工具 2.3.1 设计输入编辑器 2.3.2

  3. 所属分类：硬件开发

    • 发布日期：2010-11-19
    • 文件大小：8mb
    • 提供者：sundyqt

  1. 异步FIFO的VHDL设计

  2. FIFO （先进先出队列）是一种在电子系统得到广泛应用的器件，通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。FIFO的实现通常是利用双口RAM和读写地址产生模块来实现的。FIFO的接口信号包括异步的写时钟（wr_clk）和读时钟（rd_clk）、与写时钟同步的写有效（wren）和写数据（wr_data）、与读时钟同步的读有效（rden）和读数据（rd_data）。为了实现正确的读写和避免FIFO的上溢或下溢，通常还应该给出与读时钟和写时钟同步的FIFO的空标志（empty）和满标志（

  3. 所属分类：其它

    • 发布日期：2012-12-18
    • 文件大小：56kb
    • 提供者：cjohyeah

  1. 具体程序 VHDL程序实例

  2. 程序中主要包括： 最高优先级编码器 8位相等比较器 三人表决器 加法器描述 8位总线收发器 地址译码 多路选择器 LED七段译码 多路选择器 双2－4译码器 多路选择器 汉明纠错码编码器 双向总线 汉明纠错吗译码器 三态总线 时序逻辑： 四D触发器 用状态机实现的计数器 简单的锁存器 各种功能的计数器 简单的12位寄存器 通用寄存器 带load、clr等功能的寄存器 带三态输出的8位D寄存器 移位寄存器 存储器举例 状态机举例 一个简单的状态机 莫尔型状态机1 使用列举类型的状态机 莫尔型状态

  3. 所属分类：网络攻防

    • 发布日期：2009-02-25
    • 文件大小：20kb
    • 提供者：rxiaolu

  1. 基于VHDL和FPGA的非对称同步FIFO设计实现

  2. 为了提高效率和降低系统设计的难度，本文采用VHDL描述语言，充分利用Xilinx公司Spartan II FPGA的系统资源，设计实现了一种非对称同步FIFO，它不仅提供数据缓冲，而且能进行数据总线宽度的转换。

  3. 所属分类：其它

    • 发布日期：2020-08-07
    • 文件大小：179kb
    • 提供者：weixin_38631329

  1. 基于VHDL和FPGA的非对称同步FIFO设计实现

  2. 基于VHDL和FPGA的非对称同步FIFO设计实现,FIFO是一种常用于数据缓存的电路器件，可应用于包括高速数据采集、多处理器接口和通信中的高速缓冲等各种领域。然而在某些应用，例如在某数据采集和处理系统中，需要通过同步FIFO来连接8位A/D和16位数据总线的MCU，但

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：74kb
    • 提供者：weixin_38650379

  1. 基于FPGA的非对称同步FIFO设计

  2. FIFO是一种常用于数据缓存的电路器件，可应用于包括高速数据采集、多处理器接口和通信中的高速缓冲等各种领域。然而在某些应用，例如在某数据采集和处理系统中，需要通过同步FIFO来连接8位A/D和16位数据总线的MCU，但是由于目前同步FIFO器件的输入与输出数据总线宽度相等，不能满足这种应用，因此通常采用输入与输出数据总线宽度均为8位的同步FIFO作为它们之间的数据缓冲，并对MCU数据总线的高8位采用软件进行屏蔽，或是在同步FIFO外围增加数据锁存器及逻辑控制器件的方法解决。为了提高效率和降低系统

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：67kb
    • 提供者：weixin_38562026

  1. EDA/PLD中的通用异步串行接口的VHDL实用化设计

  2. 摘  要：通用异步串行接口（Universal Asynchronous Receiver Transmitter，UART）在通信、控制等领域得到了广泛应用。根据UART接口特点和应用需求，以提高VHDL设计的稳定性和降低功耗为目标，本文讨论了UART接口中时钟域划分、时钟分频、亚稳态、同步FIFO设计等问题和解决方案。　　关键词：通用异步串行接口  VHDL  亚稳态  现场可编程逻辑阵列 1 引言　　FPGA从实现粘合逻辑逐步发展成为设计平台的核心，在电子、通信以及航空航天等领域得到了广

  3. 所属分类：其它

    • 发布日期：2020-12-01
    • 文件大小：117kb
    • 提供者：weixin_38713061

  1. 异步FIFO的VHDL实现

  2. --rtl 这是源代码 --sim 这是modelsim仿真目录 已经验证，可以实现异步FIFO 两级寄存器实现读写指针的同步，地址采用格雷码形式防止亚稳态。异步FIFO的源码，个人觉得不易理解，故上传本人最近写的源码，与大家一起分享

  3. 所属分类：专业指导

    • 发布日期：2021-03-05
    • 文件大小：56kb
    • 提供者：ngany

  1. 同步FIFO的VHDL实现

  2. 这是关于同步FIFO的VHDL程序代码，nut_sync_fifo --rtl 这是源代码 --sim 这是modelsim仿真目录

  3. 所属分类：专业指导

    • 发布日期：2021-03-05
    • 文件大小：51kb
    • 提供者：ngany

  1. 异步FIFO的VHDL设计

  2. 摘要：给出了一个利用格雷码对地址编码的羿步FIFO的实现方法，并给出了VHDL程序，以解决异步读写时钟引起的问题。   关键词：FIFO双口RAM格雷码VHDLFIFO（先进先出队列）是一种在电子系统得到广泛应用的器件，通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。FIFO的实现通常是利用双口RAM和读写地址产生模块来实现的。FIFO的接口信号包括异步的写时钟（wr_clk）和读时钟（rd_clk）、与写时钟同步的写有效（wren）和写数据（wr_data）、与读时钟同步的读有效（rd

  3. 所属分类：其它

    • 发布日期：2021-02-03
    • 文件大小：83kb
    • 提供者：weixin_38552305

  1. 基于FPGA的非对称同步FIFO设计

  2. 本文在分析了非对称同步FIFO的结构特点及其设计难点的基础上，采用VHDL描述语言，并结合FPGA，实现了一种非对称同步FIFO的设计。　　关键词：非对称同步FIFO；VHDL；FPGA；DLL；BlockRAM　　引言　　FIFO是一种常用于数据缓存的电路器件，可应用于包括高速数据采集、多处理器接口和通信中的高速缓冲等各种领域。然而在某些应用，例如在某数据采集和处理系统中，需要通过同步FIFO来连接8位A/D和16位数据总线的MCU，但是由于目前同步FIFO器件的输入与输出数据总线宽度相等，不

  3. 所属分类：其它

    • 发布日期：2021-02-03
    • 文件大小：78kb
    • 提供者：weixin_38727453

  1. 通用异步串行接口的VHDL实用化设计

  2. 摘  要：通用异步串行接口（Universal Asynchronous Receiver Transmitter，UART）在通信、控制等领域得到了广泛应用。根据UART接口特点和应用需求，以提高VHDL设计的稳定性和降低功耗为目标，本文讨论了UART接口中时钟域划分、时钟分频、亚稳态、同步FIFO设计等问题和解决方案。　　关键词：通用异步串行接口  VHDL  亚稳态  现场可编程逻辑阵列 1 引言　　FPGA从实现粘合逻辑逐步发展成为设计平台的，在电子、通信以及航空航天等领域得到了广泛应

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：104kb
    • 提供者：weixin_38548817

  1. 异步FIFO的VHDL设计

  2. FIFO （先进先出队列）是一种在电子系统得到广泛应用的器件，通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。FIFO的实现通常是利用双口RAM和读写地址产生模块来实现的。FIFO的接口信号包括异步的写时钟（wr_clk）和读时钟（rd_clk）、与写时钟同步的写有效（wren）和写数据（wr_data）、与读时钟同步的读有效（rden）和读数据（rd_data）。为了实现正确的读写和避免FIFO的上溢或下溢，通常还应该给出与读时钟和写时钟同步的FIFO的空标志（empty）和满标志（f

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：88kb
    • 提供者：weixin_38502639