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数字逻辑课程设计(数字钟 三人表决器 “101”序列检测器)
本人设计一个数字时钟,主要用来实现00~59的秒、分六十进制计数器, 00~23的小时二十四进制计数器,整点报时,置数,清零以及数码管显示等功能。 本人设计一个运算单元,主要用来实现三人多数表决,当三个人中通过的人数比不通过的人数多时,则通过,反之,你不通过。 本人设计一个状态机,主要用来检测所输入的序列中是否有“101”序列,设置不同的状态,输入不同的信号,从而得出次态和输出。
所属分类:
嵌入式
发布日期:2011-07-31
文件大小:217088
提供者:
petters
四输入表决器
数字电子技术的课程设计,四输入表决器的仿真电路!
所属分类:
专业指导
发布日期:2011-10-23
文件大小:78848
提供者:
daileideshi
十人表决器
本课程设计主要利用PLC来完成一个十人投票机,能够对十人投票表决结果进行判断,并通过不同的LED数码管进行显示。该设计的硬件电路主要由三个部分组成:PLC模块、输入按钮开关及输出发光二级管。信号处理和转换由PLC模块来完成,其负责把按钮开关传送来的信号经一定的处理,并发出相应的输出信号。按钮开关进行输入,包括十个投票端、一个总开关和一个复位按钮。四个发光二极管包括一个电源显示和三个结果显示,不同结果对应亮不同发光二级管。
所属分类:
专业指导
发布日期:2012-08-02
文件大小:472064
提供者:
zdq920293058
VHDL实验代码示例
四输入表决器 2位二进制相乘电路 一位二进制全减器
所属分类:
硬件开发
发布日期:2012-11-22
文件大小:319488
提供者:
shiroudeniu
vhdl 四输入表决器 二位二进制乘法器 一位二进制全减器等源代码及仿真波形
vhdl硬件设计语言 四输入表决器电路 二位二进制乘法器电路 一位二进制全减器等源代码及仿真波形 MAX plus II 仿真波形
所属分类:
嵌入式
发布日期:2008-11-19
文件大小:280576
提供者:
stellvie