提出了一种基于加解密轮内外流水线的、高性能及高吞吐率的128 bit AES算法的硬件实现方法。在此之前人们多采用查找表来实现AES算法中的SubBytes和InvSubBytes转换过程，本设计则仅仅使用了进行复合域运算的组合逻辑单元，硬件面积得以缩小，同时还可以将组合逻辑单元划分为6级次级流水线，轮外和轮内流水线得到更深层次的利用。使用本设计方案，在Altera DE2-115设备上以570 MHz频率实现的加密器可以达到73.562 Gb/s的吞吐率。