开始有计划写这本书的时候， Altera 还叫 Altera， 还没有加入 Intel 的大家庭， Xilinx 的 ZYNQ 也才刚刚开始有人探索， Altera 大学计划第一次将亚洲创新大赛由传统的 SOPC 大赛 换成了 SOC 大赛，软核变硬核，性能翻几番。 那个时候，能出一本认认真真讲 FPGA 设计的 书， 会得到非常高的评价。 而我，则由于工作变动， 中间拖沓了半年，当半年后再来准备动 笔时，才恍然领悟到， Altera 即将成为 Intel 的可编程事业部， 基于嵌入式硬核的 S

设计了一种低功耗16位100 MS/s的流水线A/D转换器。通过采用级间电容缩减技术，并优化增益数模转换器（MDAC）的结构，降低采样电容的面积。流水线前两级采用高性能低功耗运算跨导放大器（OTA），通过动态偏置技术进一步降低功耗。芯片采用0.18 μm混合信号CMOS工艺，1.8 V单电源供电。经测试，流水线A/D转换器在5 MHz的输入频率下，信噪失真比（SNDR）为74.2 dB，无杂散动态范围（SFDR）为91.9 dB，整体功耗为210 mW。

芯片面积和功耗与工作频率紧密相关，在保持原有项目设计的条件下，利用门电路在不同频率下的开关工作原理，提出一种动态频率闭环设计方法，从系统级综合优化芯片的面积和功耗。通过筛选满足条件的多组测试集，建立频率与面积、频率与功耗的数学模型，综合考虑面积和功耗并计算出最优的频率。通过对一款已流片的芯片进行仿真验证，该方法同原有设计方法相比可以减少芯片面积约0.59%、降低功耗约9.01%。