注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. LATTICE开发板原理图测试代码软件使用以及中文资料2.pdf

  2. [原创] LATTICE开发板原理图测试代码软件使用以及中文资料 [复制链接]器件的主要特性 非易失,无限次重构 瞬时上电,数微秒 单片,无外部配置存储器 很高的设计安全性,不能戳取位流 用数毫秒重构基于SRM的逻辑 通过系统配置和JTAG口对SRM和非易失存储器编程 支持非易失存储跽的后台编程 睡眠模式 静态电流减小100倍 TransFR重构 系统正常工作时,可进行现场更新逻辑 大量I/0 -256到2280查找表 73到271个I/(0,有多种封装选择 支持密度迂移 无铅的、符合ROHS标

  3. 所属分类：专业指导

    • 发布日期：2019-08-31
    • 文件大小：446kb
    • 提供者：drjiachen

  1. 基于CPLD的片内环形振荡器的设计方案

  2. 本文介绍一种通用的基于CPLD的片内振荡器设计方法，它基于环形振荡器原理，只占用片上普通逻辑资源(LE)，无需使用专用逻辑资源(如MaxII中的UFM)，从而提高了芯片的资源利用率；振荡频率可在一定范围内调整，振荡输出可以驱动内部逻辑和外部器件引脚。

  3. 所属分类：其它

    • 发布日期：2020-08-04
    • 文件大小：140kb
    • 提供者：weixin_38548231

  1. 基于CPLD的片内振荡器设计

  2. 一种通用的基于CPLD的片内振荡器的设计方法，其振荡频率能在一定范围内调整。本设计使基于CPLD的片上系统设计无需外部时钟源，加大了系统的集成度并降低了设计成本。

  3. 所属分类：其它

    • 发布日期：2020-10-26
    • 文件大小：91kb
    • 提供者：weixin_38657457

  1. 基于CPLD的片内环形振荡器的设计方案

  2. 基于CPLD的片内环形振荡器的设计方案,本文介绍一种通用的基于CPLD的片内振荡器设计方法，它基于环形振荡器原理，只占用片上普通逻辑资源(LE)，无需使用专用逻辑资源(如MaxII中的UFM)，从而提高了芯片的资源利用率；振荡频率可在一定范围内调整，振荡输出

  3. 所属分类：其它

    • 发布日期：2020-10-25
    • 文件大小：167kb
    • 提供者：weixin_38537968

  1. 基于CPLD的片内环形振荡器的设计方案

  2. 本文介绍一种通用的基于CPLD的片内振荡器设计方法，它基于环形振荡器原理，只占用片上普通逻辑资源(LE)，无需使用专用逻辑资源(如MaxII中的UFM)，从而提高了芯片的资源利用率；振荡频率可在一定范围内调整，振荡输出可以驱动内部逻辑和外部器件引脚。本设计有较大的通用性，可方便地在不同CPLD器件间移植，使一些基于CPLD的片上系统(SoC)设计无需使用外部时钟信号源，从而降低设计成本和难度，增加系统集成度。通过在Altera公司的MAX7000系列EMP7128LC84-15芯片上的实验说明实

  3. 所属分类：其它

    • 发布日期：2020-10-25
    • 文件大小：159kb
    • 提供者：weixin_38692631

  1. EDA/PLD中的基于CPLD的片内振荡器设计

  2. 在绝大部分数字系统设计中，时钟是不可或缺的部分，通常采用外接有源或者无源振荡器来提供时钟信号。外接时钟的优点是性能稳定，设计简便；缺点是会增加电路板面积，而且高频设计时对电路板布线和加工的要求比较严格，可能增加系统成本和设计难度。基于可编程逻辑器件FPGA／CPLD的设计提供了另外一种选择，即采用片内的可编程资源实现振荡器功能。这种设计可以将振荡部分同时集成到FPGA／CPLD中，减少了外部资源的使用。 环形振荡器是最简单的振荡器设计方法，在分立器件和专用集成电路(ASIC)设计中一直受到关

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：86kb
    • 提供者：weixin_38620099