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基于Cyclone III FPGA的DDR2接口设计分析
用一个IP核完成对4片DDR2的控制(带宽为64bit),且DDR2的最高速率可达200MHz,以此完成对数据的高速大容量存储。由于采用一个DDR2的IP核进行控制,所以4片DDR2以地址和控制线共用、数据线独立的方式进行管脚连接。
所属分类:
其它
发布日期:2020-07-30
文件大小:80kb
提供者:
weixin_38512781
基于Cyclone III FPGA的DDR2接口设计分析
DDRSDRAM是DoubleDataRateSDRAM的缩写,即双倍速率同步动态随机存储器。DDR内存是在SDRAM内存基础上发展而来的,能够在时钟的上升沿和下降沿各传输一次数据,可以在与SDRAM相同的总线时钟频率下达到更高的数据传输率。虽然DDR2和DDR一样,都采用相同采样方式进行数据传输,但DDR2拥有两倍于DDR的预读取系统命令数据的能力。
所属分类:
其它
发布日期:2020-10-23
文件大小:266kb
提供者:
weixin_38581777