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搜索资源列表

  1. 基于FPGA 的数字时钟

  2. 基于FPGA的数字时钟实现 可实现控制 VHDL语言实现

  3. 所属分类：硬件开发

    • 发布日期：2010-04-27
    • 文件大小：454kb
    • 提供者：xiaocuili

  1. 基于FPGA的数字时钟的设计

  2. ：在Q-砒．sⅡ开发环境下，用Verilog HDL硬件描述语言设计了一个可以在FPGA芯片上实现的数字 时钟．通过将设计代码下载到FPGA的开发平台Ahera DE2开发板上进行了功能验证．由于数字时钟的通用性 及Verilog HDL语言的可移植性，冈此本数字时钟可直接应用于各种不同系列的FPGA芯片的设计中．

  3. 所属分类：硬件开发

    • 发布日期：2010-06-24
    • 文件大小：167kb
    • 提供者：wangs001

  1. 基于FPGA的数字时钟设计

  2. 摘要：本实验中我们运用EDA课程中所学的知识，设计了一个拥有时间校正和闹钟功能的24小时制多功能数字时钟。通过本实验，我们初步了解EDA的设计过程；初步掌握用VHDL语言的设计方法和设计思想；初步熟悉Max+Plus II软件平台的编程和仿真,并通过AEDK-EDA实验板下载模拟实现初步了解了硬件实现的方法。

  3. 所属分类：嵌入式

    • 发布日期：2010-12-20
    • 文件大小：127kb
    • 提供者：loveenhua

  1. 基于fpga的数字时钟实现

  2. 用fpga实现的高精度的数字时钟，用verilog编写的，但是有的地方出现了问题，望高手不吝赐教啊

  3. 所属分类：其它

    • 发布日期：2012-02-19
    • 文件大小：4kb
    • 提供者：maminglong1988

  1. 基于spartan6的数字时钟

  2. 时钟有三大功能 ：显示，校验，闹钟~ 都已经测试实现，对学FPGA的很有帮助

  3. 所属分类：硬件开发

    • 发布日期：2012-04-10
    • 文件大小：540kb
    • 提供者：huangjunhui104

  1. 基于FPGA的数字时钟

  2. fpga的时钟，可以实现时、分、秒的控制及显示

  3. 所属分类：其它

  1. 基于FPGA的数字锁相环设计

  2. 文档是基于FPGA的数字锁相环设计，实现了高精度的时钟输出以及快速锁定

  3. 所属分类：硬件开发

    • 发布日期：2018-07-23
    • 文件大小：476kb
    • 提供者：aa594534650

  1. 基于FPGA的数字钟

  2. 基于FPGA的电子时钟设计，具有调时、整点报时等功能。用简单的计数和进位的功能实现、用6位数码管显示。

  3. 所属分类：硬件开发

    • 发布日期：2019-04-14
    • 文件大小：287kb
    • 提供者：qq_42428442

  1. 基于FPGA的多功能时钟（verilog语言）.zip

  2. 基于FPGA的多功能时钟（verilog语言） 基于GX-SOC/SOPC专业级创新开发实验平台，实现以下功能 1 数字钟功能：可以显示时、分、秒。 2 调时功能：可以校正时间。 3 闹钟功能：能对设置的时间进行蜂鸣器提醒。 4 秒表功能：能对设置的时间进行倒计时。 5 日期设置功能：可以显示年月日并进行设置。

  3. 所属分类：硬件开发

    • 发布日期：2020-01-31
    • 文件大小：14mb
    • 提供者：qq_42816434

  1. 基于FPGA的雷达数字信号处理机设计

  2. 本文采用脉冲多普勒、数字波束形成等技术，为某型雷达导引头信号项目设计了其关键部分——雷达数字信号处理机。本处理器采用FP GA平台实现，文中详细介绍了该处理器基于FPGA的基频信号产生模块、回波信号采集模块、控制信号产生模块和时钟模块等硬件模块的设计思路。

  3. 所属分类：其它

    • 发布日期：2020-08-07
    • 文件大小：221kb
    • 提供者：weixin_38638647

  1. 基于FPGA的直接数字频率合成技术设计

  2. 本文主要讨论基于FPGA的直接数字频率合成技术设计。本系统在频率不高于１００ｋＨｚ时能产生精确的正弦波形，而且十分稳定。由于基准时钟为５０ＭＨｚ，且分辨率为１６位，因此，该系统能产生的最低频率为５００Ｈｚ，若要产生更低频率及更精确的波形，可以提高分辨率并相应减小基准时钟，这在ＦＰＧＡ中实现起来相当容易。

  3. 所属分类：其它

    • 发布日期：2020-08-11
    • 文件大小：125kb
    • 提供者：weixin_38698590

  1. 基于FPGA的数字直放站链路切换设计

  2. 针对数字光纤直放站系统的远端单元给出了一种简单高效的链路切换设计方案。首先对通信链路进行检测，其次切换同步时钟，最后改变物理接口与上下行数据的映射关系，并使用FPGA进行实现。实验平台测试表明，在光纤故障和设备故障等通信链路故障时，通过链路切换实现了环网自愈，系统组网更为灵活，大大提高了系统的可靠性，可应用于安全性要求高的场合。

  3. 所属分类：其它

    • 发布日期：2020-10-17
    • 文件大小：388kb
    • 提供者：weixin_38643127

  1. 基于FPGA的双模前置小数分频器的设计

  2. 频率合成技术是现代通讯系统的重要组成部分，他将一个高稳定和高准确度的基准频率，经过四则运算，产生同样稳定度和基准度的频率。分频器是集成电路中最基础也是最常用的电路。整数分频器的实现比较简单，可采用标准的计数器或可编程逻辑器件设计实现。但在某些场合下，时钟源与所需的频率不成整数倍关系，此时可采用小数分频器进行分频。本文利用VerilogHDL硬件描述语言的设计方式，通过ModelSimSE开发软件进行仿真，设计基于FPGA的双模前置小数分频器。随着超大规模集成电路的发展，利用FPGA小数分频合成技

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：147kb
    • 提供者：weixin_38731123

  1. 基于FPGA的SoftSerdes设计与实现

  2. 串行I／O技术所需的时钟数据恢复(CDR)技术和CDR技术所需的模拟锁相环(PLL)通常会降低电路性能。为此，文中给出了一种基于FPGA的新型全数字串／并转换设计方案。

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：191kb
    • 提供者：weixin_38679277

  1. EDA/PLD中的基于FPGA的高速时钟数据恢复电路的实现

  2. 0 引言 　　时钟数据恢复电路是高速收发器的核心模块，而高速收发器是通信系统中的关键部分。随着光纤在通信中的应用，信道可以承载的通信速率已经可以达到GHz，从而使得接收端的接收速率成为限制通信速率的主要瓶颈。因此高速时钟数据恢复电路的研究是目前通信领域的研究热点。目前时钟数据恢复电路主要是模拟IC和数字IC，其频率已经可以达到几十GHz。而由于FPGA器件的可编程性、低成本、短的设计周期以及越来越大的容量和速度，在数字领域的应用逐渐有替代数字IC的趋势，已经广泛作为数字系统的控制核心。但利用中

  3. 所属分类：其它

    • 发布日期：2020-11-10
    • 文件大小：244kb
    • 提供者：weixin_38737283

  1. RFID技术中的基于FPGA的小数分频器的实现

  2. 频率合成技术是现代通讯系统的重要组成部分，他将一个高稳定和高准确度的基准频率，经过四则运算，产生同样稳定度和基准度的频率。分频器是集成电路中最基础也是最常用的电路。整数分频器的实现比较简单，可采用标准的计数器或可编程逻辑器件设计实现。但在某些场合下，时钟源与所需的频率不成整数倍关系，此时可采用小数分频器进行分频。本文利用VerilogHDL硬件描述语言的设计方式，通过ModelSimSE开发软件进行仿真，设计基于FPGA的双模前置小数分频器。随着超大规模集成电路的发展，利用FPGA小数分频合成技

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：68kb
    • 提供者：weixin_38675465

  1. 基于FPGA的数字时钟实现

  2. 基于FPGA的数字时钟实现：有校时、闹钟响铃等功能。用开发板具体功能可实现。开发板型号ALINX

  3. 所属分类：嵌入式

    • 发布日期：2021-03-06
    • 文件大小：4mb
    • 提供者：rsy_6

  1. 基于单片机和FPGA的数字示波器的设计

  2. 随着电子技术的发展，对电路测量的要求越来越高。提出了一种基于数字示波器原理，以单片机和FPGA为控制核心的数字示波器实现方法。系统由信号调理、程控放大、比较整形和时钟产生、采样控制、测频模块和校准信号产生等模块组成。可测频率范围10 Hz到10 MHz，幅度范围2 mV到20 V，垂直灵敏度共11档，扫描速度共21档。实时采样20 MSa/s，采用内触发方式，触发电平可调，且能提供频率为100 kHz的方波校准信号。实践表明，整个系统工作稳定，人机界面友好，操作简单。

  3. 所属分类：其它

    • 发布日期：2021-01-31
    • 文件大小：574kb
    • 提供者：weixin_38725260

  1. 基于FPGA的数字频率计设计

  2. 随着电子技术的发展，快速准确获得各种电子信号的频率显得越来越重要。但传统的频率计大多采用单元电路或单片机进行设计，存在测频范围窄，测量精度低，操作复杂和功能单一等问题。此数字频率计主要由AGC模块、整形模块、FPGA处理及显示模块组成，利用时钟脉冲计数的方式，实现正弦波和矩形波信号的频率、矩形波信号的占空比和输入的两路同频周期矩形波信号时间间隔的测量功能。该数字频率计测频范围宽，测量精度高，操作简单，稳定可靠。

  3. 所属分类：其它

    • 发布日期：2021-01-27
    • 文件大小：703kb
    • 提供者：weixin_38501299

  1. 基于FPGA的高速时钟数据恢复电路的实现

  2. 0 引言 　　时钟数据恢复电路是高速收发器的模块，而高速收发器是通信系统中的关键部分。随着光纤在通信中的应用，信道可以承载的通信速率已经可以达到GHz，从而使得接收端的接收速率成为限制通信速率的主要瓶颈。因此高速时钟数据恢复电路的研究是目前通信领域的研究热点。目前时钟数据恢复电路主要是模拟IC和数字IC，其频率已经可以达到几十GHz。而由于FPGA器件的可编程性、低成本、短的设计周期以及越来越大的容量和速度，在数字领域的应用逐渐有替代数字IC的趋势，已经广泛作为数字系统的控制。但利用中低端FP

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：323kb
    • 提供者：weixin_38617451
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