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搜索资源列表

  1. EDA—EDA技术实用教程(pdf影印)

  2. 学习VHDL和FPGA的经典资料 第 1 章 概述 1.1 EDA 技术及其发展 1.2 EDA 技术实现目标 1.3 硬件描述语言VHDL 1.4 VHDL 综合 1.5 基于VHDL 的自顶向下设计方法 1.3 EDA 技术的优势 1.3 EDA 的发展趋势 【习题】 第 2 章 EDA 设计流程及其工具 2.1 设计流程 2.1.1 设计输入(原理图／HDL 文本编辑) 2.1.2 综合 2.1.3 适配 2.1.4 时序仿真与功能仿真 2.1.5 编程下载 2.1.6 硬件测试 2.2

  3. 所属分类：硬件开发

    • 发布日期：2010-06-07
    • 文件大小：8mb
    • 提供者：zt839486421

  1. VHDL实用教程，硬件描述语言

  2. 第1 章绪 论 ....................................................................................................................1 § 1.1 关于EDA...............................................................................................................1

  3. 所属分类：硬件开发

    • 发布日期：2010-07-14
    • 文件大小：4mb
    • 提供者：angus36

  1. EDA—EDA技术实用教程

  2. 综合 1.5 基于VHDL 的自顶向下设计方法 1.3 EDA 技术的优势 1.3 EDA 的发展趋势 【习题】 第 2 章 EDA 设计流程及其工具 2.1 设计流程 2.1.1 设计输入(原理图／HDL 文本编辑) 2.1.2 综合 2.1.3 适配 2.1.4 时序仿真与功能仿真 2.1.5 编程下载 2.1.6 硬件测试 2.2 ASIC 及其设计流程 2.2.1 ASIC 设计方法 2.2.2 一般ASIC 设计的流程 2.3 常用EDA 工具 2.3.1 设计输入编辑器 2.3.2

  3. 所属分类：硬件开发

    • 发布日期：2010-11-19
    • 文件大小：8mb
    • 提供者：sundyqt

  1. 基于 FPGA 的 DDR SDRAM 控制器在高速数据采集系统中的应用

  2. DDR SDRAM 是 Double Data Rate SDRAM 的缩写，即双倍速率同步动态随机存储器。DDR 内存是在 SDRAM 内存基础上发展而来的，能够在时钟的上升沿和下降沿各传输一次数据，可以在与 SDRAM 相同的总线时钟频率下达到更高的数据传输率。 本设计中采用 Altera公司 Cyclone 系列型号为 EP1C6Q240C8 的 FPGA 实现控制器，以Hynix 公司生产的型号为 HY5DU121622B（L）TP 的 DDR SDRAM 为存储器，完成了对数据的高速

  3. 所属分类：硬件开发

    • 发布日期：2011-08-13
    • 文件大小：489kb
    • 提供者：F_134

  1. EDA/SOPC 技术实验讲义

  2. 第一章 EDA_VHDL 实验/设计与电子设计竞赛 4 1-1、 应用QuartusII 完成基本组合电路设计 5 1-2. 应用QuartusII 完成基本时序电路的设计 6 1-3. 设计含异步清0 和同步时钟使能的加法计数器 7 1-4. 7 段数码显示译码器设计 8 1-5. 8 位数码扫描显示电路设计 9 1-6. 数控分频器的设计 10 1-7. 32 位并进/并出移位寄存器设计 10 1-8. 在QuartusII 中用原理图输入法设计8 位全加器 11 1-9. 在Quartu

  3. 所属分类：硬件开发

    • 发布日期：2012-04-18
    • 文件大小：3mb
    • 提供者：xiaosong89

  1. VHDL 应用教程

  2. 学习VHDL的入门书籍 目录 第1 章绪 论 ....................................................................................................................1 § 1.1 关于EDA.................................................................................................

  3. 所属分类：专业指导

    • 发布日期：2013-02-25
    • 文件大小：4mb
    • 提供者：trondai

  1. 数字通信同步技术的MTALAB与FPGA实现》PPT版

  2. ppt是书的辅助 书上目录 第1章 同步技术的概念及FPGA基础 1 1.1 数字通信中的同步技术 2 1.2 同步技术的实现方法 4 1.2.1 两种不同的实现原理 4 1.2.2 常用的工程实现途径 5 1.3 FPGA概念及其在信号处理中的应用 6 1.3.1 基本概念及发展历程 6 1.3.2 FPGA的结构和工作原理 8 1.3.3 FPGA在数字信号处理中的应用 14 1.4 Xilinx器件简介 15 1.4.1 Xilinx器件概况 15 1.4.2 Spartan系列器件 1

  3. 所属分类：讲义

    • 发布日期：2015-02-12
    • 文件大小：14mb
    • 提供者：dai891011

  1. 2006测试测量和自动化解决方案文集.pdf

  2. 2006测试测量和自动化解决方案文集pdf,该资料是基于计算机的测试测量和自动化应用方案2006年优秀论文的合订本，包含全部获奖论文。LabV正W特别奖 基丁虚拟仪器的发动机试验台架系统.… 行业:汽车 院校特别奖 基于LabⅤIEW的智能车仿真平台 64 行业:高校/教育 N系统联盟商特别奖 采用N模块化仪器构建业界领先的RFID测试系统. .67 行业:电信 一等奖 汽车 基于N产品的高压共轨柴油机电控单元测试系统的开发 作者:杭勇杨明陆娟 职务:高级工程师 公司:一汽无锡油泵油嘴研究所

  3. 所属分类：其它

    • 发布日期：2019-10-09
    • 文件大小：74mb
    • 提供者：weixin_38743481

  1. 数据采集系统中基于FPGA消除尖峰脉冲干扰.pdf

  2. 数据采集系统中基于FPGA消除尖峰脉冲干扰pdf,48 化工自动化及仪表 第36卷 WHEN C00]n= >daTA data dAtA datAdaTA NULL 号经过倍频、辨向、计数后的时序图。 END CASE 2μ4 3 5μs6 END IF 在该描述中可见,电路中还引人了一个时钟信 B 号来同步计数器的操作,此时钟信号除了驱动该计 数模块的比较和计数操作按一定的时间问隔执行 Ok 外,还起到了抗干扰的功能。采用了外部时钟来使 clk count 计数操作同步,只有在同步时

  3. 所属分类：其它

    • 发布日期：2019-09-14
    • 文件大小：265kb
    • 提供者：weixin_38744207

  1. FPGA自学笔记——设计与验证VIP版.pdf

  2. 开始有计划写这本书的时候， Altera 还叫 Altera， 还没有加入 Intel 的大家庭， Xilinx 的 ZYNQ 也才刚刚开始有人探索， Altera 大学计划第一次将亚洲创新大赛由传统的 SOPC 大赛 换成了 SOC 大赛，软核变硬核，性能翻几番。 那个时候，能出一本认认真真讲 FPGA 设计的 书， 会得到非常高的评价。 而我，则由于工作变动， 中间拖沓了半年，当半年后再来准备动 笔时，才恍然领悟到， Altera 即将成为 Intel 的可编程事业部， 基于嵌入式硬核的 S

  3. 所属分类：硬件开发

    • 发布日期：2019-09-03
    • 文件大小：16mb
    • 提供者：qq_30307853

  1. 基于FPGA的时钟频率同步设计与应用

  2. 文研究了一种可对频率进行动态调整的时钟，通过对时钟频率的动态修正，实现主从时钟频率的同步，进而实现时间同步。

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：586kb
    • 提供者：weixin_38722721

  1. 基础电子中的基于PCI CAN的数据转换系统设计

  2. CAN总线是当前最流行的工业现场总线之一，PCI则是一种应用普遍的高速同步总线，具有32 bit带宽，时钟频率为0～33 MHz，最大传输速率可达132 Mbit·s-1，广泛应用于数字图像、语音及数据实时采集与处理等领域。本文利用PCI9054接口芯片、FPGA、微处理器与CAN收发器实现CAN总线与PCI总线问的快速数据交换。 　　1 总体设计 　　PCI_CAN数据转换系统用于实现上位机的控制信息与CAN总线上各节点间的状态、数据信息交换功能。系统通过PCI接口芯片与FPGA将上位机发

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：202kb
    • 提供者：weixin_38620099

  1. EDA/PLD中的基于全数字锁相环的设计

  2. 本文在说明全数字锁相环的基础上，提出了一种利用FPGA设计一阶全数字锁相环的方法，并给出了关键部件的RTL可综合代码，并结合本设计的一些仿真波形详细描述了数字锁相环的工作过程，最后对一些有关的问题进行了讨论。关键词：全数字锁相环；DPLL；FSK；FPGA 引言　　锁相环(PLL)技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的PLL相比，具有精度高且不受温度和电压影

  3. 所属分类：其它

    • 发布日期：2020-11-24
    • 文件大小：77kb
    • 提供者：weixin_38717171

  1. 基于FPGA的PCI接口控制器的设计与实现

  2. 基于FPGA的PCI接口控制器的设计与实现 胡菲 卢益民 引言 PCI总线是高速同步总线，采用高度综合优化的总线结构，目前广泛应用于各种计算机系统中，总线以32位（或64位）数据总线、33MHz（或66MHz）的时钟频率操作，具有很高的数据传输速率。 目前开发PCI接口大体有两种方案，一种是采用专用的PCI接口芯片，实现完整的PCI主控模块和目标模块接口功能，将复杂的PCI总线接口转换为相对简单的用户接口。采用这种方案，用户只要设计转换后的总线接口即可，其优点是缩短了开发周期，缺

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：76kb
    • 提供者：weixin_38688820

  1. EDA/PLD中的基于FPGA的SoftSerdes设计与实现

  2. 0引言       在高速源同步应用中，时钟数据恢复是基本的方法。最普遍的时钟恢复方法是利用数字时钟模块(DCM、)产生的多相位时钟对输入的数据进行过采样。但是由于DCM的固有抖动，在频率很高时，利用DCM作为一种数据恢复的方法并不一定合适。DCM的这种附加抖动会引起数据有效窗口的相应减小，这样就会限制高速电路的性能。常用的串行I／O技术需要时钟数据恢复(CDR)技术，而CDR技术需要模拟的PLL，其局限性是低噪声容限、高功率损耗及严格的PCB布局布线要求。基于对上述缺点的考虑，本文介绍了一

  3. 所属分类：其它

    • 发布日期：2020-12-06
    • 文件大小：85kb
    • 提供者：weixin_38699726

  1. 基于PCI CAN的数据转换系统设计

  2. CAN总线是当前的工业现场总线之一，PCI则是一种应用普遍的高速同步总线，具有32 bit带宽，时钟频率为0～33 MHz，传输速率可达132 Mbit·s-1，广泛应用于数字图像、语音及数据实时采集与处理等领域。本文利用PCI9054接口芯片、FPGA、微处理器与CAN收发器实现CAN总线与PCI总线问的快速数据交换。 　　1 总体设计 　　PCI_CAN数据转换系统用于实现上位机的控制信息与CAN总线上各节点间的状态、数据信息交换功能。系统通过PCI接口芯片与FPGA将上位机发出的控制信

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：263kb
    • 提供者：weixin_38598213

  1. 基于FPGA的SoftSerdes设计与实现

  2. 0引言       在高速源同步应用中，时钟数据恢复是基本的方法。普遍的时钟恢复方法是利用数字时钟模块(DCM、)产生的多相位时钟对输入的数据进行过采样。但是由于DCM的固有抖动，在频率很高时，利用DCM作为一种数据恢复的方法并不一定合适。DCM的这种附加抖动会引起数据有效窗口的相应减小，这样就会限制高速电路的性能。常用的串行I／O技术需要时钟数据恢复(CDR)技术，而CDR技术需要模拟的PLL，其局限性是低噪声容限、高功率损耗及严格的PCB布局布线要求。基于对上述缺点的考虑，本文介绍了一种

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：84kb
    • 提供者：weixin_38748555

  1. 基于全数字锁相环的设计

  2. 本文在说明全数字锁相环的基础上，提出了一种利用FPGA设计一阶全数字锁相环的方法，并给出了关键部件的RTL可综合代码，并结合本设计的一些仿真波形详细描述了数字锁相环的工作过程，对一些有关的问题进行了讨论。关键词：全数字锁相环；DPLL；FSK；FPGA 引言　　锁相环(PLL)技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的PLL相比，具有精度高且不受温度和电压影响，

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：74kb
    • 提供者：weixin_38589812