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  1. 基于DSP Builder的带宽自适应全数字锁相环的设计

  2. 本文采用一种基于比例积分(PI)控制算法的环路滤波器应用于带宽自适应的全数字锁相环，建立了该锁相环的数学模型，并分析该锁相环的各项性能指标和设计参数之间的关系。利用DSPBuilder直接对得到的锁相环数学模型在Matlab／Simulink环境下进行系统级的建模，并进行计算机仿真，同时将建立的模型文件转换成VHDL程序代码，在QuartusⅡ软件中进行仿真验证，并用FPGA予以实现。

  3. 所属分类：其它

    • 发布日期：2020-10-18
    • 文件大小：537kb
    • 提供者：weixin_38618540

  1. 基于DSP Builder的带宽自适应全数字锁相环的设计与实现

  2. 在设计方法上多采用VHDL语言或者Verilog HDL语言编程完成系统设计，并利用EDA软件对系统进行时序仿真，以验证设计的正确性。该种设计方法就要求设计者对FPGA硬件有一定的了解，并且具有扎实的硬件描述语言编程基础。

  3. 所属分类：其它

    • 发布日期：2020-10-25
    • 文件大小：540kb
    • 提供者：weixin_38689551

  1. 基于FPGA的自适应锁相环设计

  2. 摘要：利用锁相环进行载波跟踪是获取本地载波的一种重要方法，针对锁相环的噪声性能和跟踪速度不能同时达到最优的限制，在锁相环PLL中引入自适应模块，根据环路所处的环境自适应对PLL环路参数做出调整。设计中利用仿

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：272kb
    • 提供者：weixin_38542148

  1. EDA/PLD中的基于FPGA的自适应锁相环设计

  2. 摘要：利用锁相环进行载波跟踪是获取本地载波的一种重要方法，针对锁相环的噪声性能和跟踪速度不能同时达到最优的限制，在锁相环PLL中引入自适应模块，根据环路所处的环境自适应对PLL环路参数做出调整。设计中利用仿真软件MATLAB对自适应锁相环进行仿真，并在FPGA硬件板上利用 VHDL编程实现。在栽波信号为10 MHz、采样率为80 MHz的条件下，设计的自适应锁相环在噪声水平较小时跟踪速度提高了0．5μs左右，在噪声水平较高时相位抖动降低了0．01 rad左右。 　　对于相位调制信号，相干解调为

  3. 所属分类：其它

    • 发布日期：2020-11-04
    • 文件大小：369kb
    • 提供者：weixin_38526914

  1. 基于FPGA的自适应锁相环设计

  2. 摘要：利用锁相环进行载波跟踪是获取本地载波的一种重要方法，针对锁相环的噪声性能和跟踪速度不能同时达到的限制，在锁相环PLL中引入自适应模块，根据环路所处的环境自适应对PLL环路参数做出调整。设计中利用仿真软件MATLAB对自适应锁相环进行仿真，并在FPGA硬件板上利用 VHDL编程实现。在栽波信号为10 MHz、采样率为80 MHz的条件下，设计的自适应锁相环在噪声水平较小时跟踪速度提高了0．5μs左右，在噪声水平较高时相位抖动降低了0．01 rad左右。 　　对于相位调制信号，相干解调为平均

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：518kb
    • 提供者：weixin_38730129