对于规模日益增大，工作频率不断增加的高性能芯片设计，性能一直是物理设计的重点和难点。缓冲器的插入是为了最小化信号线延时，进而优化时序，提升性能。描述了使用Cadence Innovus工具建立物理设计流程，减少各步骤间的偏差。同时在此流程的基础上提出二次布局优化方法，在16 nm下，通过一个高性能芯片设计验证了该流程与方法，实例结果表明，设计性能得到很大改善，其中时序优化达85.07%，该流程及方法可有效提升高性能芯片性能。