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搜索资源列表

  1. 单片机复位电路可靠性设计

  2. 单片机的复位电路，在设计时可以参考。特别是初学者

  3. 所属分类：C

    • 发布日期：2011-09-13
    • 文件大小：89kb
    • 提供者：skyckun_2009

  1. openRD_ARM_S3C6410_时钟复位设计讨论

  2. 找资料时找到的，openRD.cn 打不开了，群也满了，不过这文档对理解6410时钟设计(硬件)，时钟参数设置(软件)都挺有用的。

  3. 所属分类：其它

    • 发布日期：2011-10-20
    • 文件大小：1mb
    • 提供者：lanxingw

  1. 大型全局复位设计—异步复位同源释放

  2. 可靠的全局复位方法，相比同步复位，电路复杂程度简化。相比于异步复位，消除了异步复位的亚稳态

  3. 所属分类：硬件开发

    • 发布日期：2016-08-18
    • 文件大小：141kb
    • 提供者：u011699955

  1. verilog中同步复位，异步复位，同步释放优缺点以及PLL配置复位设计.docx

  2. verilog中同步复位，异步复位，同步释放优缺点以及PLL配置复位设计

  3. 所属分类：嵌入式

    • 发布日期：2020-04-08
    • 文件大小：217kb
    • 提供者：sinat_41653350

  1. FPGA和CPLD内部自复位电路设计方案

  2. 本文描述了复位的定义，分类及不同复位设计的影响，并讨论了针对FPGA和CPLD的内部自复位方案。

  3. 所属分类：其它

    • 发布日期：2020-07-19
    • 文件大小：70kb
    • 提供者：weixin_38508821

  1. 关于FPGA复位设计

  2. 复位电路，分为同步复位、异步复位以及比较推荐的异步复位同步释放。

  3. 所属分类：其它

    • 发布日期：2020-07-29
    • 文件大小：32kb
    • 提供者：weixin_38596093

  1. FPGA设计中的复位设计

  2. 几乎每个FPGA设计都离不开复位，但很多工程师都没有真正关心过复位的设计。当你遇到一些奇怪的问题，也许就是由复位不当引起的。

  3. 所属分类：其它

    • 发布日期：2020-08-04
    • 文件大小：61kb
    • 提供者：weixin_38693192

  1. 智能手持设备的硬件智能复位设计

  2. 随着智能手机和平板电脑内置电池的设计越来越多，如何在系统软件卡机的时候进行系统的硬件复位，成为一个越来越突显的设计问题。意法半导体公司STM65xx智能复位芯片系列使设计人员能够去除传统复位键以及机身上隐藏复位键的检修孔。

  3. 所属分类：其它

    • 发布日期：2020-08-02
    • 文件大小：83kb
    • 提供者：weixin_38738422

  1. 提高FPGA复位的可靠性，你知道多少？

  2. 电源电路设计中，对FPGA设计中常用的复位设计方法进行了分类、分析和比较。针对FPGA在复位过程中存在不 可靠复位的现象，本文例举了提高复位设计可靠性的几种方法，也就是采用清除复位信号上的毛刺、异步复位同步释放、专用全局异步复位/置位资源和采用内部复 位等方法来提高FPGA复位的可靠性。

  3. 所属分类：其它

    • 发布日期：2020-08-10
    • 文件大小：124kb
    • 提供者：weixin_38660069

  1. FPGA复位的可靠性设计方法

  2. 对FPGA设计中常用的复位设计方法进行了分类、分析和比较。针对FPGA在复位过程中存在不可靠复位的现象，提出了提高复位设计可靠性的4种方法，包括清除复位信号上的毛刺、异步复位同步释放、采用专用全局异步复位/置位资源和采用内部复位。上述方法可有效提高FPGA复位的可靠性。

  3. 所属分类：其它

    • 发布日期：2020-08-29
    • 文件大小：138kb
    • 提供者：weixin_38613681

  1. RFID技术中的FPGA和CPLD内部自复位电路设计方案

  2. 本文描述了复位的定义，分类及不同复位设计的影响，并讨论了针对FPGA和CPLD的内部自复位方案。 　　1、定义 　　复位信号是一个脉冲信号，它会使设计的电路进入设定的初始化状态，一般它作用于寄存器，使寄存器初始化为设定值；其脉冲有效时间长度必须大于信号到达寄存器的最大时延，这样才有可能保证复位的可靠性。 　　下面将讨论FPGA/CPLD的复位电路设计。 　　2、分类及不同复位设计的影响 　　根据电路设计，复位可分为异步复位和同步复位。

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：143kb
    • 提供者：weixin_38683848

  1. 智能手持设备的硬件智能复位设计

  2. 随着智能手机和平板电脑内置电池的设计越来越多，如何在系统软件卡机的时候进行系统的硬件复位，成为一个越来越突显的设计问题。意法半导体公司STM65xx智能复位芯片系列使设计人员能够去除传统复位键以及机身上隐藏复位键的检修孔。

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：254kb
    • 提供者：weixin_38516706

  1. 嵌入式系统/ARM技术中的复位设计中的结构性缺陷及解决方案

  2. 随着数字化设计和SoC的日益复杂，复位架构也变得非常复杂。在实施如此复杂的架构时，设计人员往往会犯一些低级错误，这些错误可能会导致亚稳态、干扰或其他系统功能故障。本文讨论了一些复位设计的基本的结构性问题。在每个问题的最后，都提出了一些解决方案。 　　复位域交叉问题 　　1. 问题 　　在一个连续设计中，如果源寄存器的异步复位不同于目标寄存器的复位，并且在起点寄存器的复位断言过程中目标寄存器的数据输入发生异步变化，那么该路径将被视为异步路径，尽管源寄存器和目标寄存器都位于同一个时钟域，在源寄

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：367kb
    • 提供者：weixin_38675746

  1. 嵌入式系统/ARM技术中的复位设计中出现的结构性缺陷及解决方案

  2. 导读：本文讨论了一些复位设计的基本的结构性问题，在每个问题的最后，都提出了一些解决方案。 　　随着数字化设计和SoC的日益复杂，复位架构也变得非常复杂。在实施如此复杂的架构时，设计人员往往会犯一些低级错误，这些错误可能会导致亚稳态、干扰或其他系统功能故障。 　　复位域交叉问题 　　1. 问题 　　在一个连续设计中，如果源寄存器的异步复位不同于目标寄存器的复位，并且在起点寄存器的复位断言过程中目标寄存器的数据输入发生异步变化，那么该路径将被视为异步路径，尽管源寄存器和目标寄存器都位于同一个

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：359kb
    • 提供者：weixin_38748210

  1. EDA/PLD中的FPGA复位的可靠性设计方案

  2. 对FPGA设计中常用的复位设计方法进行了分类、分析和比较。针对FPGA在复位过程中存在不可靠复位的现象，提出了提高复位设计可靠性的4种方法，包括清除复位信号上的毛刺、异步复位同步释放、采用专用全局异步复位/置位资源和采用内部复位。上述方法可有效提高FPGA复位的可靠性。 　　对FPGA芯片而言，在给芯片加电工作前，芯片内部各个节点电位的变化情况均不确定、不可控，而这种不确定且不可控的情况会使芯片在上电后的工作状态出现错误。因此，在FPGA的设计中，为保证系统能可靠进进入工作状态，以及避免对FP

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：117kb
    • 提供者：weixin_38651450

  1. EDA/PLD中的全局复位及局部复位设计

  2. 随着FPGA设计越来越复杂，芯片内部的时钟域也越来越多，使全局复位已不能够适应FPGA设计的需求，更多的设计趋向于使用局部的复位。本节将会从FPGA内部复位“树”的结构来分析复位的结构。 　　我们的复位线将会是一个和时钟一样多扇出的网络，如此多的扇出，时钟信号是采用全局时钟网络的，那么复位如何处理？有人提出用全局时钟网络来传递复位信号，但是在FPGA设计中，这种方法还是有其弊端。一是无法解决复位结束可能造成的时序问题，因为全局网络的延时较大，并且不可以直接连到寄存器的复位端。仍然需要局部走线，

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：178kb
    • 提供者：weixin_38524139

  1. 同步复位及异步复位设计

  2. 关于复位设计，有多种不同的观点和方案。到底是采用同步复位还是异步复位，全局复位还是局部复位，是由多方面的因素决定的。但良好的复位设计既可以提高系统的可靠性，又可以节省大量的逻辑资源。在实际应用中，笔者也看到过很多因为复位电路设计问题而导致的系统可靠性问题。本节针对这几个问题加以说明，希望读者能够找到适合自己设计的复位设计方案。 　　复位要解决的问题就是让电路在上电之后有一个确定的初始状态，而很多时候我们设计的复位电路没有能够达到这个效果。 　　(1)同步复位的优点是同步的。 　　对于非时钟

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：64kb
    • 提供者：weixin_38516706

  1. 全局复位及局部复位设计

  2. 随着FPGA设计越来越复杂，芯片内部的时钟域也越来越多，使全局复位已不能够适应FPGA设计的需求，更多的设计趋向于使用局部的复位。本节将会从FPGA内部复位“树”的结构来分析复位的结构。 　　我们的复位线将会是一个和时钟一样多扇出的网络，如此多的扇出，时钟信号是采用全局时钟网络的，那么复位如何处理？有人提出用全局时钟网络来传递复位信号，但是在FPGA设计中，这种方法还是有其弊端。一是无法解决复位结束可能造成的时序问题，因为全局网络的延时较大，并且不可以直接连到寄存器的复位端。仍然需要局部走线，

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：266kb
    • 提供者：weixin_38631042

  1. FPGA复位的可靠性设计方案

  2. 对FPGA设计中常用的复位设计方法进行了分类、分析和比较。针对FPGA在复位过程中存在不可靠复位的现象，提出了提高复位设计可靠性的4种方法，包括清除复位信号上的毛刺、异步复位同步释放、采用专用全局异步复位/置位资源和采用内部复位。上述方法可有效提高FPGA复位的可靠性。 　　对FPGA芯片而言，在给芯片加电工作前，芯片内部各个节点电位的变化情况均不确定、不可控，而这种不确定且不可控的情况会使芯片在上电后的工作状态出现错误。因此，在FPGA的设计中，为保证系统能可靠进进入工作状态，以及避免对FP

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：141kb
    • 提供者：weixin_38564718

  1. 复位设计中的结构性缺陷及解决方案

  2. 随着数字化设计和SoC的日益复杂，复位架构也变得非常复杂。在实施如此复杂的架构时，设计人员往往会犯一些低级错误，这些错误可能会导致亚稳态、干扰或其他系统功能故障。本文讨论了一些复位设计的基本的结构性问题。在每个问题的，都提出了一些解决方案。 　　复位域交叉问题 　　1. 问题 　　在一个连续设计中，如果源寄存器的异步复位不同于目标寄存器的复位，并且在起点寄存器的复位断言过程中目标寄存器的数据输入发生异步变化，那么该路径将被视为异步路径，尽管源寄存器和目标寄存器都位于同一个时钟域，在源寄存器

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：355kb
    • 提供者：weixin_38689191
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