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搜索资源列表

  1. 跨时钟域系统设计及同步器设计

  2. 多时钟域的数字系统设计，Verilog语言实现，含有基本电路源代码和testbench。有握手同步器和数据流同步器的简单实现，数据流同步器参照DesignWare中的Data_stream_sync设计。

  3. 所属分类：专业指导

    • 发布日期：2009-07-11
    • 文件大小：6144
    • 提供者：zaviichen

  1. 嵌入式课程设计---时钟系统.rar

  2. 嵌入式课程设计报告 基于多任务的时钟系统 一个时钟，arm设计的。还可以，值得一看

  3. 所属分类：硬件开发

    • 发布日期：2009-07-14
    • 文件大小：894976
    • 提供者：hanlei569

  1. 设计异步多时钟系统的综合以及描述技巧

  2. 设计异步多时钟系统的综合以及描述技巧 pdf文档

  3. 所属分类：专业指导

    • 发布日期：2009-09-14
    • 文件大小：159744
    • 提供者：fengruof

  1. 基于多时钟域的异步FIFO设计

  2. 摘要：在大规模集成电路设计中，一个系统包含了很多不相关的时钟信号，当其目标域时钟与源域时钟不同时，如何 在这些不同域之间传递数据成为了一个重要问题。为了解决这个问题，我们可以用一种异步FIFO（先进先出）存储器 来实现。本文介绍了一种利用格雷码指针实现在多时钟域传递数据的FIFO 设计

  3. 所属分类：专业指导

    • 发布日期：2009-12-01
    • 文件大小：176128
    • 提供者：zwcs0801

  1. 分布式系统设计-非常好文章

  2. 前 言显然，未来对计算速度、系统可靠性和成本实效性的要求必将促使发展另外的计算机模型来替代传统的冯·诺依曼结构的计算机。随着计算机网络的出现，一个新的梦想成为可能—分布式计算。当用户需要完成任何任务时，分布式计算提供对尽可能多的计算机处理能力和数据的透明访问，同时实现高性能与高可靠性的目标。在过去的10年里，人们对分布式计算系统的兴趣迅猛增加。分布式计算的主题是多种多样的，许多研究人员正在研究有关分布式硬件结构和分布式软件设计的各方面问题以开发利用潜在的并行性和容错性。分布式计算系统（或分布式

  3. 所属分类：系统集成

    • 发布日期：2011-05-05
    • 文件大小：2097152
    • 提供者：aolaog

  1. 多时钟系统设计 MAX II

  2. MAX II 的多时钟系统设计的教学PPT

  3. 所属分类：硬件开发

    • 发布日期：2011-05-09
    • 文件大小：247808
    • 提供者：Anoldog

  1. 51单片机多任务系统

  2. 这个多任务系统是我在单片机课程设计--基于单片机电子时钟设计的时候写的，设计时使用STC89C52，这是能运行这个系统的最小型号了，因为占用挺多空间的。当然因为设计时间很短时间仓促，最终没来得及修整一下，把关键代码整理出来放一个C文件，还有一些地方也没有来得及优化，要使用这个系统的朋友需要自己修正一下了，不过配了最终的设计报告，虽然有应付成分不过理念有讲解系统运行机制可以参考参考。

  3. 所属分类：C

    • 发布日期：2012-01-14
    • 文件大小：1048576
    • 提供者：cx6331989

  1. 高速异步FIFO 的实现

  2. ic设计基础知识，典型模块设计 采用一种新颖的异步FIFO 设计方案,解决FPGA 多时钟系统中不同时钟域传输数据的问题。该 FIFO 实现方案比传统方式简单,工作速度频率高,如设计采用了Verilog HDL 硬件语言描述还具有良好的移植性

  3. 所属分类：专业指导

    • 发布日期：2012-04-20
    • 文件大小：103424
    • 提供者：zxp_mingren

  1. 多时钟异步系统设计和描述技巧

  2. 本书是介绍多时钟异步系统设计描述非常有效的书籍

  3. 所属分类：硬件开发

    • 发布日期：2012-05-14
    • 文件大小：198656
    • 提供者：whb09

  1. 基于多任务时钟系统设计报告

  2. 这是嵌入式基于多任务是时钟系统，以ARM为开发板，综合运用绘图，数码管，消息循环，多任务。个人课程设计的一份完整的课程设计报告

  3. 所属分类：硬件开发

  1. vhdl多时钟系统设计

  2. vhdl多时钟系统设计的步骤和思路，并结合实例

  3. 所属分类：其它

    • 发布日期：2012-09-24
    • 文件大小：319488
    • 提供者：zhy2214

  1. PLD设计技巧——多时钟系统设计

  2. 官方资料： PLD设计技巧——多时钟系统设计.

  3. 所属分类：C/C++

    • 发布日期：2009-01-06
    • 文件大小：247808
    • 提供者：toyouhi

  1. 多时钟系统下跨时钟域同步电路的设计

  2. 针对当前 SOC 内部时钟越来越复杂 接口越来越多以及亚稳态 漏信号等常见的各种问题 分析了以往的优化方法的优缺点 然后从电路的角度出发 提出了一种新的 SOC 跨时钟域同步电路设计的方法 这种方法电路简单可靠性高 通过仿真实验和实测实验验证 能够在多时钟系统中适应最小输入脉宽 不漏信号 避免误触发和多触发 且很好地解决了亚稳态等问题

  3. 所属分类：硬件开发

    • 发布日期：2018-09-12
    • 文件大小：490496
    • 提供者：hzn_0723

  1. 单片机基础下智能电子时钟的设计与应用_吴智勇.pdf

  2. 单片机基础下智能电子时钟 摘要：随着现代科学技术的不断发展与完善，时钟存在的 样态也在不断的变化。智能电子时钟的出现依赖于科学技术的 创新，单片机基础下的智能电子时钟，把程序设计语言应用于 时钟的系统构造中，以实现多功能电子钟的性能设计。单片机 基础下的智能电子时钟的设计与应用，以芯片为功能核心，实 现智能电子时钟的实用性和功能性。利用单片机技术制造的智 能电子钟，在很大程度上解决了传统电子钟在运转过程中出现 的问题。

  3. 所属分类：嵌入式

    • 发布日期：2020-04-08
    • 文件大小：1048576
    • 提供者：weixin_46360679

  1. 基于FPGA的多通道高分辨率时间数字转换系统设计_王飞_看图王.pdf

  2. 设计了一种 FPGA 实现的基于多相位时钟脉冲计数的多通道高分辨率时间数字转换系统。利用多时钟脉冲计数 技术，实现数倍于计数时钟频率的计时分辨率，同时实现简便、资源占用少、利于大规模扩展通道数的高精度时间测量需 求。尤其适用于阵列光电探测器的激光脉冲飞行时间测量系统。设计实现了 64 通道、计时分辨率 1． 25 ns 的系统并进行 了实验验证。结果表明此系统测量结果标准差优于 1 ns，计时分辨率仍有进一步提高的潜力。

  3. 所属分类：嵌入式

    • 发布日期：2020-02-18
    • 文件大小：674816
    • 提供者：xiaosnow123

  1. 高速DSP系统设计的关键技术及其在电源噪声中的问题分析.pdf

  2. 高速DSP系统设计的关键技术及其在电源噪声中的问题分析pdf,具有较高时钟率和速度的高速DSP系统设计正在变得日益复杂。结果，增加了噪声源数。现在，高端DSP的时钟率（1GHz）和速度（500MHZ）产生可观的谐波，这些是由于PCB线迹的作用如同天线所致。由此引起的噪声使音频、视频、图像和通信功能降低并对达到FCC/CE商标认证造成问题。为了降低电源噪声，对于高速DSP系统设计人员来讲，识别和找出可能的噪声原因以及采用良好的高速设计实践是关键。本文说明交扰、锁相环（PLL）、去耦/体电容器在降低

  3. 所属分类：其它

    • 发布日期：2019-09-14
    • 文件大小：203776
    • 提供者：weixin_38743481

  1. 高速DSP系统设计的关键技术及其在电源噪声中的问题分析.pdf

  2. 高速DSP系统设计的关键技术及其在电源噪声中的问题分析pdf,具有较高时钟率和速度的高速DSP系统设计正在变得日益复杂。结果，增加了噪声源数。现在，高端DSP的时钟率（1GHz）和速度（500MHZ）产生可观的谐波，这些是由于PCB线迹的作用如同天线所致。由此引起的噪声使音频、视频、图像和通信功能降低并对达到FCC/CE商标认证造成问题。为了降低电源噪声，对于高速DSP系统设计人员来讲，识别和找出可能的噪声原因以及采用良好的高速设计实践是关键。本文说明交扰、锁相环（PLL）、去耦/体电容器在降低

  3. 所属分类：其它

    • 发布日期：2019-09-14
    • 文件大小：169984
    • 提供者：weixin_38743737

  1. 多时钟系统下跨时钟域同步电路的设计

  2. 针对当前SOC内部时钟越来越复杂、接口越来越多以及亚稳态、漏信号等常见的各种问题，分析了以往的优化方法的优缺点，然后从电路的角度出发，提出了一种新的SOC跨时钟域同步电路设计的方法。这种方法电路简单，可靠性高，通过仿真实验和实测实验验证，能够在多时钟系统中适应最小输入脉宽、不漏信号、避免误触发和多触发，且很好地解决了亚稳态等问题。

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：474112
    • 提供者：weixin_38577922

  1. 星载FPGA混合时钟域设计

  2. 设计了以XC2V3000为核心处理芯片的星载FPGA系统的涵盖高速、中速、低速和甚低速的混合时钟域，对混合时钟域可靠性设计中的关键问题，如资源降额、时序冗余、布局布线等，做了深入研究，提出了基于全局时钟网络、时钟鉴相、FIFO缓冲的多时钟同步设计解决方案，并在实际工程中验证了方案的可行性和可靠性。

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：242688
    • 提供者：weixin_38616139

  1. 基于FPGA的高同步时钟系统设计

  2. 摘要: 介绍了精密时钟同步协议(PTP)的原理。本文精简了该协议，设计并实现了一种低成本、高精度的时钟同步系统方案。该方案中，本地时钟单元、时钟协议模块、发送缓冲、接收缓冲以及系统打时标等功能都在FPGA中实现。经过测试，该方案能够实现ns级同步精度。该方案成本低，并且易于扩展，非常适合局域网络时钟同步的应用领域。在很多大型物理实验和工业应用中，时钟同步技术都扮演着举足轻重的作用。比如在中国四川锦屏暗物质探测实验中，需要为多个独立探测装置提供相应的时间信息，这些探测器包括中心探测器（HpGe）、

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：270336
    • 提供者：weixin_38518722
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