注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. 多路读写的SDRAM接口设计

  2. 多路读写的SDRAM接口设计 我也不想要资源分的 可是我不要我就没分 呵呵 被逼的

  3. 所属分类：专业指导

    • 发布日期：2009-06-06
    • 文件大小：153kb
    • 提供者：zhangwentao8702

  1. S3C2440中文手册

  2. S3C2440A采用ARM920T内核，集成如下片上功能： ● 1.2V内核，1.8V/2.5V/3.3V储存器，3.3V扩展I/O，16KB指令Cache（I-Cache）/16KB 数据Cache（D-Cache） ● 外部储存控制器（ SDRAM控制盒片选逻辑） ● 集成LCD专用DMA的LCD控制器（支持最大4K色STN和256K色TFT） ● 4路拥有外部请求引脚的DMA控制器 ● 3路URAT（IrDA1.0，64-Byte Tx FIFO，64Byte Rx FIFO） ● 2路

  3. 所属分类：嵌入式

    • 发布日期：2013-10-29
    • 文件大小：9mb
    • 提供者：u012607008

  1. 基于FPGA的DDR2 SDRAM存储器用户接口设计.pdf

  2. 基于FPGA的DDR2 SDRAM存储器用户接口设计pdf,使用功能强大的FPGA来实现一种DDR2 SDRAM存储器的用户接口。该用户接口是基于XILINX公司出产的DDR2 SDRAM的存储控制器，由于该公司出产的这种存储控制器具有很高的效率，使用也很广泛，可知本设计具有很大的使用前景。本设计通过采用多路高速率数据读写操作仿真验证，可知其完全可以满足时序要求，由综合结果可知其使用逻辑资源很少，运行速率很高，基本可以满足所有设计需要。

  3. 所属分类：其它

  1. FPGA自学笔记——设计与验证VIP版.pdf

  2. 开始有计划写这本书的时候， Altera 还叫 Altera， 还没有加入 Intel 的大家庭， Xilinx 的 ZYNQ 也才刚刚开始有人探索， Altera 大学计划第一次将亚洲创新大赛由传统的 SOPC 大赛 换成了 SOC 大赛，软核变硬核，性能翻几番。 那个时候，能出一本认认真真讲 FPGA 设计的 书， 会得到非常高的评价。 而我，则由于工作变动， 中间拖沓了半年，当半年后再来准备动 笔时，才恍然领悟到， Altera 即将成为 Intel 的可编程事业部， 基于嵌入式硬核的 S

  3. 所属分类：硬件开发

    • 发布日期：2019-09-03
    • 文件大小：16mb
    • 提供者：qq_30307853

  1. 多路读写的SDRAM接口设计

  2. 绍SDRAM的主要控制信号和基本命令时序，提出一种应用于解复用的支持多路读写的SDRAM接口设计，为需要大容量存储器的电路设计提供了新思路。

  3. 所属分类：其它

    • 发布日期：2020-07-31
    • 文件大小：64kb
    • 提供者：weixin_38684633

  1. 多路读写的SDRAM接口设计

  2. 摘要：介绍SDRAM的主要控制信号和基本命令时序，提出一种应用于解复用的支持多路读写的SDRAM接口设计，为需要大容量存储器的电路设计提供了新思路。 关键词：SDRAM 解复用 接口存储器是容量数据处理电路的重要组成部分。随着数据处理技术的进一步发展，对于存储器的容量和性能提出了越来越高的要求。同步动态随机存储器SDRAM（Synchronous Dynamic Random Access Memory）因其容量大、读写速度快、支持突发式读写及相对低廉的价格而得到了广泛的应用。SDRAM的

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：71kb
    • 提供者：weixin_38617846

  1.  基于FPGA的DDR2 SDRAM存储器用户接口设计

  2. 使用功能强大的FPGA来实现一种DDR2 SDRAM存储器的用户接口。该用户接口是基于XILINX公司出产的DDR2 SDRAM的存储控制器，由于该公司出产的这种存储控制器具有很高的效率，使用也很广泛，可知本设计具有很大的使用前景。本设计通过采用多路高速率数据读写操作仿真验证，可知其完全可以满足时序要求，由综合结果可知其使用逻辑资源很少，运行速率很高，基本可以满足所有设计需要。

  3. 所属分类：其它