Verilog HDL 　　Verilog HDL是一种硬件描述语言（HDL:Hardware Discr iption Language），是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 　　优点：类似C语言，上手容易，灵活。大小写敏感。在写激励和建模方面有优势。 　　缺点：很多错误在编译的时候不能被发现。Verilog HDL较自由的语法，也容易造成初学者犯一些错误，这一点要注意。 　　VHDL 　　VHDL