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搜索资源列表

  1. ALLEGRO 高级约束规则 _ .pdf

  2. ALLEGRO约束规则_ .pdf 在进行高速布线时，一般都需要进行线长匹配，这时我们就需要设置好 constraint 规则，并将这些规则分配到各类 net group 上。下面以 ddr 为例，具体说明这些约束设置的具体步骤。 1． 布线要求 DDR 时钟: 线宽 10mil，内部间距 5mil，外部间距 30mil，要求差分布线，必需精确匹配差分对走线误差，允许在＋20mil 以 内 DDR 地址、片选及其他控制线：线宽 5mil，内部间距 15mil，外部间距 20mil，应走成菊花链

  3. 所属分类：硬件开发

    • 发布日期：2013-04-23
    • 文件大小：1mb
    • 提供者：yuanqing17

  1. xilinx PL单独模块流水灯实验

  2. xilinx PL单独模块流水灯实验 差分时钟信号转单时钟信号

  3. 所属分类：硬件开发

    • 发布日期：2015-06-01
    • 文件大小：807kb
    • 提供者：xunaiqun

  1. PCB 叠层，单端，差分，共面，阻抗计算详解

  2. 随着PCB 信号切换速度不断增长，当今的PCB 设计厂商需要理解和控制PCB 迹线的阻抗。相应于 现代数字电路较短的信号传输时间和较高的时钟速率，PCB 迹线不再是简单的连接，而是传输线。

  3. 所属分类：其它

    • 发布日期：2017-10-19
    • 文件大小：859kb
    • 提供者：angle_3344

  1. 差分时钟接口详解，LVDS,LVPECL,HCSL,CML

  2. 差分时钟接口详解，包括LVDS,LVPECL,HCSL,CML等接口类型

  3. 所属分类：硬件开发

    • 发布日期：2018-07-15
    • 文件大小：675kb
    • 提供者：wscsyyych

  1. SiT9102 LVPECL / HCSL / LVDS / CML 差分高速时钟

  2. 于传统石英、SAW和泛音谐振技术的传统差分振荡器在稳定度和可靠度上先天不足，SiT9121系列差分振荡器采用SiTime模拟CMOS和全硅MEMS技术研发，是唯一完美结合了超高性能和可编程功能的产品，其频率稳定度达10PPM、相位抖动低于0.6ps（femtosecond），市面上目前仅SiTime实现了这两项的完美结合。 SiT9121支持1-220Mhz之间任意频率，可精确到小数点后六位，确保发挥系统的最高性能。SiT9121同时输出支持 LVDS/LVPECL，经过50000G抗冲击及7

  3. 所属分类：硬件开发

  1. 差分时钟EMC设计标准电路.pdf

  2. 差分时钟EMC设计标准电路图供参考

  3. 所属分类：其它

    • 发布日期：2019-09-12
    • 文件大小：93kb
    • 提供者：weixin_38743968

  1. XDC 约束技巧之时钟篇.pdf

  2. XDC 约束技巧之时钟篇推荐的做法是,由用户来指定这类衍生时钟的名字,其余频率等都由 自动推 导。这样就只需写明 的三个,其余不写即可。如上所示 当然,此类情况下用户也可以选择完全由自己定义衍生时钟,只需补上其余表示频 率相位关系的,包括 等等。需要注意的是,一旦 在 的输出检测到用户自定义的衍生时钟,就会报告一个 提 醒用户这个约束会覆盖工具自动推导出的衍生时钟(例外的情况见文章下半段重叠时钟部 分的描述),用户须保证自己创建的衍生钟的频率等属性正确 用户自定义的衍生时钟 工具不能自动推导出衍

  3. 所属分类：硬件开发

    • 发布日期：2019-07-28
    • 文件大小：930kb
    • 提供者：td345

  1. 差分时钟、DQS与DQM - DDRx的关键技术介绍（上）

  2. 通过文章来把这些DDR关键技术再给大家介绍一下。

  3. 所属分类：其它

    • 发布日期：2020-07-17
    • 文件大小：65kb
    • 提供者：weixin_38610815

  1. 一次性可编程时钟产生器OmniClock

  2. OmniClock系列支持从8 kHz到200 MHz的任意输出频率，有三个单端时钟输出（LVCMOS/LVTTL），两者可以组合成一个差分输出（LVPECL、LVDS、HCSL / CML），令设计人员可替代多个晶体和/或振荡器，降低整体系统成本。

  3. 所属分类：其它

    • 发布日期：2020-07-15
    • 文件大小：170kb
    • 提供者：weixin_38631282

  1. 例说FPGA 时钟与复位电路设计（一）

  2. 1、FPGA全局时钟网络 2、FPGA时钟和复位电路 3、器件手册中I/O电平标准 4、时钟差分对的间隔

  3. 所属分类：其它

    • 发布日期：2020-07-19
    • 文件大小：66kb
    • 提供者：weixin_38733367

  1. 如何实现高速时钟信号的差分布线？

  2. 在高速设计中，如何解决信号的完整性问题？差分布线方式是如何实现的？对于只有一个输出端的时钟信号线，如何实现差分布线？

  3. 所属分类：其它

    • 发布日期：2020-08-14
    • 文件大小：45kb
    • 提供者：weixin_38529486

  1. 一种DC/DC变换器中差分延迟线ADC的实现

  2. 文中介绍了一种无需外部时钟、可抵消部分工艺偏差的差分延迟线ADC，并对其建模。该ADC结构简单、控制信号在内部产生、转换速率快、功耗低，可应用在高频数字DC/DC控制芯片中。在0.13μmCMOS工艺下仿真表明，在采样电压0.7～1.5V范围内，该ADC输出没有明显偏移，线性度良好。

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：203kb
    • 提供者：weixin_38675341

  1. 如何将MicroBlaze输入时钟从差分时钟改为单输入

  2. 如何将MicroBlaze输入时钟从差分时钟改为单端时钟。感谢Ricky的帮忙。带图片的版本，请下载附件。第一步，创建一个工程第二步，删除clock_generator.第三步，删除时钟

  3. 所属分类：其它

    • 发布日期：2020-10-17
    • 文件大小：33kb
    • 提供者：weixin_38614391

  1. 电源技术中的具差分输出检测功能的降压型 DC/DC 控制器—LTC3833

  2. 描述： 　　LTC:registered:3833 是一款面向高功率应用的同步降压型 DC/DC 开关稳压器控制器。该器件用于驱动全 N 沟道功率 MOSFET。受控接通时间谷值电流模式架构在稳态操作中实现了快速瞬态响应及恒定频率切换，这与VIN、VOUT 和负载电流无关。 　　差分输出电压检测功能与一个精准型内部基准相组合，提供了 ±0.67% 输出调节准确度以及对输出终端中源自线路损失并高达 ±500mV 的偏差进行校正的能力。该器件的工作频率可利用一个外部电阻器在 200kHz 至 2

  3. 所属分类：其它

    • 发布日期：2020-11-05
    • 文件大小：118kb
    • 提供者：weixin_38636983

  1. 电源技术中的基于电流折叠技术的CMOS全差分VCO设计

  2. 摘 要：针对目前通信系统应用上对压控振荡器的片上集成、宽调谐、调幅、启动特性和功耗等提出的综合性要求，分析和设计了一种压控调频调幅振荡器，其延迟单元采用全差分结构，以消除共模噪声和增加延迟控制的灵活性；并利用交叉耦合的差分负阻和电流折叠的正反馈技术进行频率调谐，使之在宽频范围内具有常数振荡幅度。采用O．5μm CMOS工艺进行Spice仿真，结果表明振荡器具有34～197 MHz的宽调谐范围，并能保持常数振荡幅度，功耗仅10 mW，启动时间仅52 ns。系统还能在O．5～2．O V范围内进行良好

  3. 所属分类：其它

    • 发布日期：2020-11-11
    • 文件大小：206kb
    • 提供者：weixin_38499732

  1. 通过低电压差分信号（LVDS）传输高速信号

  2. 低电压差分信号(LVDS)非常适合时钟分配、一点到多点之间的信号传输。本文描述了使用LVDS将高速信号分配到多个目的端的方法。 　　在一个数字系统中，当各个子系统需要相同的参考时钟源协同工作时，时钟分配非常重要。例如，一个基站的数字信号处理单元(DSP)，在大部分应用中，必须由射频处理单元同步。由锁相环(PLL)产生所需的本振频率，通过模/数转换器锁定到时钟中心频率上。同时，当应用系统中包含射频接收回路时，时钟(包括信号部分)必须尽可能降低传输过程中的电平辐射，使用较低的电平以避免干扰。 　

  3. 所属分类：其它

    • 发布日期：2020-11-08
    • 文件大小：183kb
    • 提供者：weixin_38640830

  1. 安森美的时钟管理器件采用无铅 32引脚QFN封装

  2. 安森美半导体(ON Semiconducotr)宣布其时钟管理产品(包括MC100LVEP111、NBC12429A、NBC12430A和NBC12439A)采用了新的无铅、32引脚QFN封装形式，尺寸为5×5mm，新封装的器件仅占用以前产品31%的板空间。 　　MC100LVEP111是一款1:10的差分时钟驱动器，典型抖动为200fs湫推平?0ps。该器件的输入多路器可接收两路差分和单端时钟源，工作电压为2.5V或3.3V。批量达1,000片以上MC100LVEP111MNRG单价为

  3. 所属分类：其它

    • 发布日期：2020-11-27
    • 文件大小：38kb
    • 提供者：weixin_38564503

  1. 速率可变差分相移键控非归零码信号的全光时钟提取

  2. 全光再放大、再定时、再整形(3R)技术是未来全光通信网络的发展方向，全光时钟提取是全光3R技术的关键技术之一。随着新型相位调制格式信号的广泛应用，对新型相位调制格式信号的全光时钟提取研究引起了越来越多的关注。基于此，提出了一种基于可调谐解调器的速率可变差分相移键控非归零码(NRZ-DPSK)信号的时钟提取方法。采用自由空间光的斐索干涉仪构成可调谐解调器，将NRZ-DPSK信号转换为含有时钟分量的归零码(RZ)强度信号，调谐范围可覆盖2.5~40 Gb/s。将解调出的RZ信号注入到光纤环形激光器实

  3. 所属分类：其它

  1. 利用ADC、全差分放大器和时钟调整电路设计模拟系统

  2. 传统上，模拟IC设计工程师都是通过提升电源电压和工作电流来提高设备的运行速度和动态范围，但在能源效率意识愈强的今天这一方法已很难达到  的效果。现今，设计者不仅追求更高的工作频率、可用带宽、噪声性能和动态范围，还要同时保证设备的功耗不变甚至更低。　　美国国家半导体公司的PowerWise产品采用创新的架构和  的制作工艺，不但性能强劲而且功耗极低。本文将通过采用图1中的参考设阿计平台来展示如何利用高能源效率的模/数转换器（ADC）、全差分放大器和时钟调整电路来开发一个完整的模拟系统。首先，我们先

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：111kb
    • 提供者：weixin_38654220

  1. layout中蛇形线和差分线的使用

  2. 差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。 何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。 　　差分线怎么布才是严格的等长？我怎么样测试两相的长度是等长度呢？还是我大致让他们平行走线，只是尽

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：83kb
    • 提供者：weixin_38690545
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