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搜索资源列表

  1. 实时显示应用软件进程的流量

  2. 实时显示应用软件进程的流量(带宽占用)，允许用户设定进程的上传速率限制，同时提供简单的限速规则。 限速模式分为始终限速和动态限速。将进程设为动态限速时，限速由其它应用程序的数据收发动作触发。如果其它应用程序空闲，即自动恢复不限速状态，以提高带宽利用率。 究竟什么软件拖慢了网速，借助FluxEye，一目了然。

  3. 所属分类：网络攻防

    • 发布日期：2009-09-15
    • 文件大小：335872
    • 提供者：afei1973

  1. SOC用400-800MHz锁相环IP的设计

  2. 设计了一个基于锁相环结构、可应用于SOC设计的时钟产生模块。电路输出频率在400-800MHz，使用SMIC 0．18μm CMOS工艺进行流片。芯片核心模块工作电压为1．8V和3．3V。根据Hajimi关于VCO中抖动（jitter）的论述，为了降低输出抖动，采用一种全差动、满振幅结构的振荡器；同时，通过选取合适的偏置电流，实现对环路带宽的温度补偿。流片后测试结果为：输出频率范围400-800MHz，输入频率40～200MHz；在输出频率为800MHz时，功耗小于23mA，周期抖动峰峰值为6

  3. 所属分类：嵌入式

    • 发布日期：2010-06-21
    • 文件大小：359424
    • 提供者：eeicc

  1. 宽频带数字锁相环的设计及基于FPGA的实现

  2. 数字锁相环(DPLL)技术在数字通信、无线电电子学等众多领域得到了极为广泛的应用。与传统的模拟电路实现的PLL相比，DPLL具有精度高、不受温度和电压影响、环路带宽和中心频率编程可调、易于构建高阶锁相环等优点。随着集成电路技术的发展，不仅能够制成频率较高的单片集成锁相环路，而且可以把整个系统集成到一个芯片上去。在基于FPGA的通信电路中，可以把全数字锁相环路作为一个功能模块嵌入FPGA中，构成片内锁相环。

  3. 所属分类：硬件开发

    • 发布日期：2010-09-20
    • 文件大小：358400
    • 提供者：AAA12505

  1. 锁相环路自动控制技术

  2. 锁相环路(Phase Lock Loop，PLL)是一种自动相位控制(APC)系统，是现代电子系统中应用广泛的一个基本部件。它的基本作用是在环路中产生一个振荡信号(有时也称本地振荡)，这个信号的频率受控制电压的作用，当环路锁定时，振荡信号的输出频率与输入信号的频率完全相等，两个信号的相位差保持恒定。实现了无频率误差的信号跟踪，合理地选择PLL的直流增益、振荡频率和相应带宽可有效地改善环路性能，达到理想的效果

  3. 所属分类：其它

    • 发布日期：2011-07-20
    • 文件大小：5242880
    • 提供者：hester1988

  1. 锁相环环路滤波器参数设计代码(matlab)

  2. 二阶锁相环环路滤波器的matla设计代码，自定义阻尼系数（默认为0.707）和噪声带宽，给出滤波器参数值。

  3. 所属分类：电信

    • 发布日期：2016-08-20
    • 文件大小：600
    • 提供者：hustzhp

  1. 基本锁相环、锁相式数字频率合成器系统实验

  2. 实验内容 1.基本锁相环实验 2.同步带与捕捉带的带宽测量实验 3.锁相式数字频率合成器实验

  3. 所属分类：专业指导

    • 发布日期：2009-04-23
    • 文件大小：206848
    • 提供者：ysuzxp

  1. 锁相环ADF5355的使用经验

  2. 这个芯片是一个很好的信号发生器的应用，频率范围宽，外围电路少，体积小等优点，但使用起来技术难度也比较大，因为带宽比较宽，外围电路处理不好相噪就很差，还有就是采用分频，倍频处理方式，多次谐波也比较多。

  3. 所属分类：硬件开发

    • 发布日期：2018-02-09
    • 文件大小：1048576
    • 提供者：gezi0

  1. 锁相环相位噪声与环路带宽的关系分析

  2. 应用电荷泵锁相环系统的等效噪声模型,分析电荷泵锁相环相位噪声在不同频率段的功率谱密度。据此得到相位噪声的功率谱密度与频率关系的模拟曲线。分析与模拟的结论指出环路噪声具有低通特性,而VCO噪声在低频区衰减明显,在设计锁相环路时需要综合考虑环路和VCO两种噪声的影响,然后才能确定环路带宽。该结论对于电荷泵锁相环的相位噪声与环路带宽设计具有一定的参考意义。

  3. 所属分类：其它

    • 发布日期：2020-07-28
    • 文件大小：70656
    • 提供者：weixin_38743054

  1. 三阶电荷泵锁相环系统级设计与仿真验证

  2. 本文采用锁相环开环传输函数波特图对三阶电荷泵锁相环进行了系统级设计,并且对相位裕度与建立时间,稳定性与环路带宽这两对矛盾进行了权衡。然后在SIMULINK中建立了包含电荷泵锁相环离散时间特性和非线性本质的行为模型,并进行了仿真验证。

  3. 所属分类：其它

    • 发布日期：2020-08-05
    • 文件大小：64512
    • 提供者：weixin_38581992

  1. 基于锁相环的高速示波器等效采样系统设计

  2. 采用小数分频锁相环芯片ADF4351作为采样时钟发生器，利用FPGA进行等精度测频，运用差频法顺序等效采样原理，设计了最高等效采样率为160 GS/s的高速示波器等效采样系统。同时通过时钟分配器和数字延迟线产生交替采样时钟，利用4片最高采样率为250 MS/s的8 bit ADC进行时间交替采样，使系统的最高实时采样率达到1 GS/s。由于采用低抖动的时钟源，系统在DC到500 MHz的设计带宽内保持了良好的噪声性能，信噪比优于基于DDS技术的等效采样系统。

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：456704
    • 提供者：weixin_38689477

  1. 一种基于Ring-VCO结构的宽频带低抖动锁相环的设计与实现

  2. 为了在高速传输系统中实现宽频带和低抖动时钟输出的要求，设计了一种基于Ring-VCO结构的低抖动锁相环，采用与锁相环锁定频率强相关的环路带宽调整方法来降低环路噪声，加速环路锁定，即利用全局参考调节电路中比较器模块将锁定控制电压与参考电压比较来改变各模块电流，根据不同锁定频率调整环路参数，大大缩短了锁定时间，同时利用四级差分环形振荡器和占空比调整电路的差分对称结构，降低了电路噪声。电路采用40 nm CMOS工艺实现，测试结果表明输出频率为1.062 5 GHz~5 GHz，在最高时钟频率5 GH

  3. 所属分类：其它

    • 发布日期：2020-10-15
    • 文件大小：55296
    • 提供者：weixin_38556394

  1. 基于ADF4117的电荷泵型锁相环设计

  2. 电荷泵型锁相环的设计主要集中在环路滤波器。为了解决各种环路滤波器对锁定时间要求较高，并在环路带宽较宽的应用中对参考频率附近杂散抑制不够，因而致使锁相环相位噪声及杂散恶化的问题。文中以ADF4117为基础，给出了一种带三阶无源环路滤波器的电荷泵型锁相环的设计方法。该方法能有效抑制杂散，使锁相环输出达到良好的相位噪声及杂散指标。

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：187392
    • 提供者：weixin_38660579

  1. 嵌入式系统/ARM技术中的一种带宽自适应全数字锁相环的设计与实现

  2. 锁相环是一种能使输出信号在频率和相位上与输入信号同步的电路，即系统进入锁定状态（或同步状态）后，震荡器的输出信号与系统输入信号之间相差为零，或者保持为常数。传统的锁相环各个部件都是由模拟电路实现的，一般包括鉴相器（PD）、环路滤波器（LF）、压控振荡器（VCO）三个环路基本部件。 　　传统的数字锁相环设计在结构上希望通过采用具有低通特性的环路滤波，从而获得稳定的振荡控制数据。但是，在基于数字逻辑电路设计的数字锁相环系统中，利用逻辑算法实现低通滤波是比较困难的。有些电路通过对鉴相模块产生的相位误差

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：302080
    • 提供者：weixin_38618746

  1. 滤波器中的基于谐波混频的微波低相噪锁相设计

  2. 摘要：该设计通过谐波混频的方式实现常规分频式锁相环所难以实现的低相噪指标。在理论分析的基础之上，提出微波低相噪锁相环设计方案，制定实际电路结构，通过对电路的调试达到在5．5 GHz频点输出-111．30 dBc／Hz10 kHz的相噪指标和-67．33 dBc的杂散指标。验证了通过谐波混频的方式实现微波低相噪锁相的可行性。 关键词：低相噪；谐波混频；锁相源；杂散指标引言          众所周知锁相环的环路带宽以内的相位噪声主要由晶体振荡器经过倍频恶化后的相位噪声与鉴相器引入的相位噪声共同

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：136192
    • 提供者：weixin_38601364

  1. 锁相环中YTO自校准技术的应用

  2. 以YTO作为主振的现代微波信号发生器，基本都采用了复杂的锁相环实现整机频率合成。根据锁相环特性，如果主振输出信号频率与理论输出频率相差太大，超出了环路的捕获带宽，则不能通过捕获而进入同步跟踪状态，系统将会失锁。因此，在整个输出频段中对YTO主振电路实施校准，使其达到一定的预置准确度而保证环路迅速进入锁定状态，是十分必要的。

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：185344
    • 提供者：weixin_38548421

  1. 嵌入式系统/ARM技术中的一种新型带宽自适应全数字锁相环的设计方案

  2. 摘要：本文针对传统锁相环所存在的锁相范围窄、环路带宽和控制参数固定、以及提高锁相速度与减小稳态误差相互制约等问题，提出了一种新型带宽自适应全数字锁相环的设计方案。该设计方案中的系统采用比例积分控制与自适应控制相结合的复合控制方式，其中自适应控制器可根据锁相过程的鉴频鉴相信息，自动调整数字滤波器的控制参数，实现对环路的实时控制。 　　本方案采用理论分析与硬件电路设计相结合的方法进行了系统设计，并用FPGA予以实现。系统仿真与硬件电路测试结果证实了设计方案的正确性。该锁相环的自由振荡频率可随输入信

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：238592
    • 提供者：weixin_38568548

  1. 宽频带数字锁相环的设计及基于FPGA的实现

  2. 数字锁相环(DPLL)技术在数字通信、无线电电子学等众多领域得到了极为广泛的应用。与传统的模拟电路实现的PLL相比，DPLL具有精度高、不受温度和电压影响、环路带宽和中心频率编程可调、易于构建高阶锁相环等优点。随着集成电路技术的发展，不仅能够制成频率较高的单片集成锁相环路，而且可以把整个系统集成到一个芯片上去。

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：473088
    • 提供者：weixin_38563552

  1. 基于DSP Builder的带宽自适应全数字锁相环的设计

  2. 本文采用一种基于比例积分(PI)控制算法的环路滤波器应用于带宽自适应的全数字锁相环，建立了该锁相环的数学模型，并分析该锁相环的各项性能指标和设计参数之间的关系。利用DSPBuilder直接对得到的锁相环数学模型在Matlab／Simulink环境下进行系统级的建模，并进行计算机仿真，同时将建立的模型文件转换成VHDL程序代码，在QuartusⅡ软件中进行仿真验证，并用FPGA予以实现。

  3. 所属分类：其它

    • 发布日期：2020-10-18
    • 文件大小：549888
    • 提供者：weixin_38618540

  1. 锁相环路的特性及其应用

  2. 锁相环路(Phase Lock Loop，PLL)是一种自动相位控制(APC)系统，是现代电子系统中应用广泛的一个基本部件。它的基本作用是在环路中产生一个振荡信号(有时也称本地振荡)，这个信号的频率受控制电压的作用，当环路锁定时，振荡信号的输出频率与输入信号的频率完全相等，两个信号的相位差保持恒定。实现了无频率误差的信号跟踪，合理地选择PLL的直流增益、振荡频率和相应带宽可有效地改善环路性能，达到理想的效果。

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：159744
    • 提供者：weixin_38571544

  1. RFID技术中的模拟锁相环NE564在FM解调电路中的应用

  2. 摘要：介绍了锁相鉴频电路的工作原理和模拟锁相环芯片NE564的结构与特点，并用该芯片设计了一款41．4MHz的FM解调电路，具有较强的实用性。 　　0 引言 　　调频波(FM)解调称为频率检波，简称鉴频。实现调频波解调的方法有很多，常见的方法有：a．斜率鉴频、相位鉴频、比例鉴频，这些鉴频器电路需要大量的电阻电容等元件，电路形式比较复杂不易于集成；b．移相乘积鉴频、脉冲均值鉴频，这些鉴频器易于集成，但移相乘积鉴频器内部噪声较大，脉冲均值鉴频器线性好、频带宽，但中心频率范围较低；c．锁相环鉴频，

  3. 所属分类：其它

    • 发布日期：2020-11-07
    • 文件大小：197632
    • 提供者：weixin_38570459
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