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vhdl 序列检测器
利用vhdl语言编的序列检测器 用vhdl语言编的序列检测器
所属分类:
其它
发布日期:2009-10-09
文件大小:26624
提供者:
tangliang0417
序列检测器的vhdl代码
此为用vhdl语言设计的序列检测器的源代码。检测到规定元码就输出1.
所属分类:
其它
发布日期:2009-12-15
文件大小:524
提供者:
chenjiechenl
数字逻辑课程设计——111序列检测器
一、实验目的: 1、深入了解与掌握同步时序逻辑电路的设计过程; 2、了解74LS74、74LS08、74LS32及74LS04芯片的功能; 3、能够根据电路图连接好实物图,并实现其功能。学会设计过程中的检验与完善。 二、实验内容描述: 题目:“1 1 1”序列检测器。 原始条件:使用D触发器( 74 LS 74 )、“与”门 ( 74 LS 08 )、“或”门( 74 LS 32 )、非门 ( 74 LS 04 ),设计“1 1 1”序列检测器。 集成电路引脚图: D触发器( 74 LS 74
所属分类:
C
发布日期:2010-01-26
文件大小:535552
提供者:
sunnyu1116
VHDL序列检测器的设计
一.实验目的 1. 掌握用VHDL 实现状态机的方法 2. 利用状态机设计一个序列检测器 二.实验内容 使用状态机设计一个5位序列检测器。从一串二进制码中检测出一个已预置的5位二进制码”10110” [具体要求] 1.画出状态转换图。(每增加一位二进制码相当于增加一个状态,再加上一个初始态,用6个状态可以实现.) 2.写出状态机的源程序,编译。要求当检测到预置序列时,输出一个脉冲的高电平,其余时候输出为低电平。 3.进行仿真,看结果是否正确。
所属分类:
嵌入式
发布日期:2010-03-31
文件大小:1024
提供者:
woshishuiaabbb
verilog序列检测器的设计
主要介绍了利用verilog语言进行序列检测器的社及
所属分类:
专业指导
发布日期:2010-03-31
文件大小:785408
提供者:
xialii
序列检测器\电平信号_000_001_011_111_序列检测器的设计
序列检测器\电平信号_000_001_011_111_序列检测器的设计,希望喜欢!
所属分类:
专业指导
发布日期:2010-04-08
文件大小:172032
提供者:
windhood911
序列检测器的设计 杭州电子科技大学
序列检测器的设计 杭州电子科技大学 11100101
所属分类:
专业指导
发布日期:2010-05-21
文件大小:75776
提供者:
abc519516
verilog语言设计序列检测器和双向移位寄存器
verilog语言设计序列检测器和双向移位寄存器
所属分类:
其它
发布日期:2010-06-07
文件大小:69632
提供者:
gaopengpeng0710
上海理工 数字电子技术试验(序列检测器) PPT
上海理工 数字电子技术试验(序列检测器) PPT 序列检测器篇 下载的迅速 是上海理工的。。。。。。。
所属分类:
专业指导
发布日期:2010-06-08
文件大小:818176
提供者:
zhangxiliang1989
数字逻辑课程设计—“111”序列检测器
课程设计任务书 学生姓名 胡俊 学生专业班级 计 算 机0801 指导教师 王莹 学 院 名 称 计算机科学与技术学院 一、题目:“1 1 1”序列检测器。 原始条件:使用D触发器( 74 LS 74 )、“与”门 ( 74 LS 08 )、“或”门( 74 LS 32 )、非门 ( 74 LS 04 ),设计“1 1 1”序列检测器。 二、要求完成设计的主要任务如下: 1.能够运用数字逻辑的理论和方法,把时序逻辑电路设计和组合逻辑电路设计相结合,设计一个有实际应用的数字逻辑电路。 2.使用同
所属分类:
C
发布日期:2010-06-28
文件大小:937984
提供者:
smart_hj
实验四 用状态机实现序列检测器的设计
序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号,当序列检测器连续收到一组串行二进制码后,如果这组码与检测器中预先设置的码相同,则输出1,否则输出0。由于这种检测的关键在于正确码的收到必须是连续的,这就要求检测器必须记住前一次的正确码及正确序列,直到在连续的检测中所收到的每一位码都与预置数的对应码相同。在检测过程中,任何一位不相等都将回到初始状态重新开始检测。例6-27描述的电路完成对序列数"11100101"的。当这一串序列数高位在前(左移)串行进入检测器后,若此数与预置的密码数相
所属分类:
专业指导
发布日期:2010-12-08
文件大小:380928
提供者:
XUQIWEN1
VHDL序列检测器1110010
利用有限状态机实现一般时序逻辑分析的方法设计设计一个 1110010 序列检测器,即检测器连续收到一组串行码“1110010”后,输出检测标志1,否则输出0。
所属分类:
专业指导
发布日期:2011-05-11
文件大小:133120
提供者:
dongpu2004
序列检测器(1110010)
本设计使用状态机设计一个二进制序列检测器,其功能是检测一个7位的二进制序列“1110010”,即输入序列如果连续的7位为“1110010”时,输出为1,其他情况下为0。
所属分类:
专业指导
发布日期:2011-05-25
文件大小:77824
提供者:
xiyuemiao
101序列检测器verilog语言
序列检测器语言,verilog 数字逻辑方面的
所属分类:
其它
发布日期:2011-06-08
文件大小:14336
提供者:
huangxun1990
EDA实验报告序列检测器的VHDL设计
EDA实验报告序列检测器的VHDL设计EDA实验报告序列检测器的VHDL设计EDA实验报告序列检测器的VHDL设计
所属分类:
专业指导
发布日期:2011-06-14
文件大小:718848
提供者:
bohejia21
序列检测器
用状态机设计一个二进制序列检测器,其功能是检测一个4位二进制序列“1111”,及输入序列中如果有四个或四个以上连续的“1”出现,输出为1,其他情况下,输出为0。
所属分类:
硬件开发
发布日期:2011-12-14
文件大小:13312
提供者:
wzlong2011
序列检测器实验报告
序列检测器实验报告 verilog 图形分析
所属分类:
软件测试
发布日期:2011-12-22
文件大小:77824
提供者:
tyn243222791
基于EDA的用状态机实现序列检测器的设计
、实验目的:用状态机实现序列检测器的设计,并对其进行仿真和硬件测试。 2、实验仪器:PC机,操作系统为Windows2000/xp, Quartus II 5.1 设计平台,GW48系列SOPE/EDA实验开发系统。 3、实验原理:序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号,当序列检测器连续收到一组串行二进制码后,如果这组码与检测器中预先设置的码相同,则输出1,否则输出0。由于这种检测的关键在于正确码的收到必须是连续的,这就要求检测器必须记住前一次的正确码及正确序列,直到在连续
所属分类:
硬件开发
发布日期:2012-06-02
文件大小:36864
提供者:
mfs1184396251
序列检测器的设计
序列检测器的设计
所属分类:
其它
发布日期:2013-12-15
文件大小:217088
提供者:
u013164174
10位序列检测器
本系统采用实验箱的48MHz时钟作为输入时钟,将其分频得到计数器计数频率和序列检测器检测序列频率,分析题目要求显示“RIGHT”或者“ERROR”,需要五个数码管,所以设计5进制计数器之后再加一个选通器直接连实验箱上数码管的位选;KEY3为待检测序列输入端,KEY4为清零端,序列检测结果有两个,检测正确为‘1111’,检测错误为‘0000’,送到译码端可译出“RIGHT”或“ERROR”相应的段选码。
所属分类:
硬件开发
发布日期:2013-12-19
文件大小:77824
提供者:
u011204885
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