注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. 跨越鸿沟_同步世界中的异步信号(中英文)

  2. 只有最初级的逻辑电路才使用单一的时钟。大多数与数据传输相关的应用都有与生俱来的挑战，即跨越多个时钟域的数据移动，例如磁盘控制器、CDROM/DVD 控制器、调制解调器、网卡以及网络处理器等。当信号从一个时钟域传送到另一个时钟域时，出现在新时钟域的信号是异步信号。 　　在现代 IC、 ASIC 以及 FPGA 设计中，许多软件程序可以帮助工程师建立几百万门的电路，但这些程序都无法解决信号同步问题。设计者需要了解可靠的设计技巧，以减少电路在跨时钟域通信时的故障风险。

  3. 所属分类：网络基础

    • 发布日期：2009-06-11
    • 文件大小：349184
    • 提供者：downno

  1. 跨越鸿沟_同步世界中的异步信号(中英文)

  2. FPGA设计中关于异步电路的同步问题，是经典之作。包括中英文两种版本。

  3. 所属分类：硬件开发

    • 发布日期：2010-09-23
    • 文件大小：349184
    • 提供者：regflyfox

  1. 异步信号的同步化典型电路

  2. AS DIGITAL DESIGN BECOMES INCREASINGLY SOPHISTICATED,CIRCUITS WITH MULTIPLE CLOCKS MUST RELIABLY COMMUNICATE WITH EACH OTHER. Crossing the abyss: asynchronous signals in a synchronous world

  3. 所属分类：专业指导

    • 发布日期：2011-01-09
    • 文件大小：251904
    • 提供者：skysnakelion

  1. 同步世界中的异步信号

  2. 逻辑设计中对异步信号处理方法的一个小资料

  3. 所属分类：嵌入式

    • 发布日期：2011-05-13
    • 文件大小：418816
    • 提供者：spirit0302

  1. 跨越鸿沟_同步世界中的异步信号

  2. 跨越鸿沟 同步世界中的 异步信号

  3. 所属分类：硬件开发

    • 发布日期：2012-01-08
    • 文件大小：349184
    • 提供者：zhengli_0927

  1. 异步信号下降沿检测

  2. 异步信号 下降沿 检测

  3. 所属分类：硬件开发

    • 发布日期：2012-01-08
    • 文件大小：175104
    • 提供者：zhengli_0927

  1. 跨越鸿沟：同步世界中的异步信号

  2. MCU_FPGA\eetop.cn_跨越鸿沟：同步世界中的异步信号 很好的讲解MCU和FPGA直接通信问题的文章，自己找很久的佳作，希望对大家有用！

  3. 所属分类：嵌入式

    • 发布日期：2012-01-09
    • 文件大小：267264
    • 提供者：ran83276906

  1. 跨越鸿沟：同步世界中的异步信号

  2. 关于处理异步时钟域非常经典的文章~~对 IC、ASIC 以及 FPGA 的 设计开发非常有帮助~

  3. 所属分类：嵌入式

    • 发布日期：2012-05-08
    • 文件大小：306176
    • 提供者：yyknight008

  1. 不同时钟域的信号同步方法

  2. 跨越鸿沟：同步世界中的异步信号，FPGA设计中解决setup,holdtime violation方法

  3. 所属分类：硬件开发

    • 发布日期：2008-09-02
    • 文件大小：166912
    • 提供者：lpwin81

  1. FPGA 中 关于 异步信号的 同步处理

  2. FPGA 中 关于 异步信号的同步处理是比较复杂的， 所以这篇文档还是具有一定的指导意义。

  3. 所属分类：嵌入式

    • 发布日期：2013-11-30
    • 文件大小：267264
    • 提供者：angelbosj

  1. 异步FIFO结构 异步世界的同步方式

  2. 介绍了最基本的异步信号得同步方法，介绍了5种FIFO的设计方法，是电子工程师的入门资料。内容深入浅出，情况考虑全面，适合收藏。

  3. 所属分类：专业指导

    • 发布日期：2008-12-03
    • 文件大小：95232
    • 提供者：yueping0718

  1. 信号量 邮箱和消息队列 事件 异步信号* 管道

  2. 信号量 邮箱和消息队列 事件 异步信号* 管道*

  3. 所属分类：专业指导

    • 发布日期：2009-03-23
    • 文件大小：983040
    • 提供者：andirong

  1. 图解异步信号与其生命周期 视频教程

  2. 图解异步信号与其生命周期 视频教程 其余视频教程后续会继续上传

  3. 所属分类：嵌入式

    • 发布日期：2018-12-11
    • 文件大小：82837504
    • 提供者：m0_37497822

  1. 跨越鸿沟_同步世界中的异步信号.doc

  2. 跨越鸿沟：同步世界中的异步信号 只有最初级的逻辑电路才使用单一的时钟。大多数与数据传输相关的应用都有与生俱来的挑战，即跨越多个时钟域的数据移动，例如磁盘控制器、CDROM/DVD 控制器、调制解调器、网卡以及网络处理器等。当信号从一个时钟域传送到另一个时钟域时，出现在新时钟域的信号是异步信号。 　　在现代 IC、 ASIC 以及 FPGA 设计中，许多软件程序可以帮助工程师建立几百万门的电路，但这些程序都无法解决信号同步问题。设计者需要了解可靠的设计技巧，以减少电路在跨时钟域通信时的故障风险。

  3. 所属分类：硬件开发

    • 发布日期：2020-05-20
    • 文件大小：315392
    • 提供者：Active_Zmw

  1. 跨越鸿沟：同步世界中的异步信号

  2. 　只有最初级的逻辑电路才使用单一的时钟。大多数与数据传输相关的应用都有与生俱来的挑战，即跨越多个时钟域的数据移动，例如磁盘控制器、CDROM/DVD 控制器、调制解调器、网卡以及网络处理器等。当信号从一个时钟域传送到另一个时钟域时，出现在新时钟域的信号是异步信号。

  3. 所属分类：其它

    • 发布日期：2020-08-14
    • 文件大小：167936
    • 提供者：weixin_38736760

  1. 一种消除异步电路亚稳态的逻辑控制方法

  2. 亚稳态是异步电路和异步FIFO 设计中的常见问题,将异步信号同步化的几种常用方法虽能大大将降低亚稳态发生的概率, 但无法 根除! 亚稳态的发生。本文提出的半拍错位同步法!, 通过附加的带异步复位端的D 触发器和高频时钟, 将异步时钟分别同步到高频时钟的上升沿和下降沿, 使得过于接近的异步时钟在时间上拉开一定的间隔, 只要选择适当的延迟时间和高频时钟, 便能彻底消除亚稳态的发生, 在航天航空、军事等对要求高可靠数据传递的应用领域具有广阔的应用前景。

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：205824
    • 提供者：weixin_38705699

  1. 激光告警系统的异步FIFO设计

  2. 介绍了在激光告警系统中采用异步FIFO解决A/D数据采样与FPGA数据处理模块之间的不同速率匹配问题。在分析异步FIFO设计难点基础上，提出利用Gray码计数器作为读写地址编码，有效地同步了异步信号，避免了亚稳态现象的产生，给不同速率间的数据传输提供了一种有效的解决方案。同时采用Verilog语言描述，提高了硬件设计的可移植性，减少了系统的复杂性，提高了激光告警接收系统的可靠性。

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：344064
    • 提供者：weixin_38716460

  1. 异步加权信号量：Rust中的异步信号量，传递了权重以获取和释放-源码

  2. 异步加权信号量 一个异步信号量，在一个呼叫中可以获取或释放任意数量的许可。 执照 根据以下任一许可 Apache许可证2.0版（ 或 ） MIT许可证（ 或 ） 由您选择。 贡献 除非您明确声明，否则有意提交给您的包含在工作中的任何贡献（按照Apache-2.0许可的定义）均应按上述双重授权，且无任何其他条款或条件。

  3. 所属分类：其它

    • 发布日期：2021-02-28
    • 文件大小：32768
    • 提供者：weixin_42117037

  1. 异步FIFO的VHDL设计

  2. 摘要：给出了一个利用格雷码对地址编码的羿步FIFO的实现方法，并给出了VHDL程序，以解决异步读写时钟引起的问题。   关键词：FIFO双口RAM格雷码VHDLFIFO（先进先出队列）是一种在电子系统得到广泛应用的器件，通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。FIFO的实现通常是利用双口RAM和读写地址产生模块来实现的。FIFO的接口信号包括异步的写时钟（wr_clk）和读时钟（rd_clk）、与写时钟同步的写有效（wren）和写数据（wr_data）、与读时钟同步的读有效（rd

  3. 所属分类：其它

    • 发布日期：2021-02-03
    • 文件大小：84992
    • 提供者：weixin_38552305

  1. 异步FIFO的VHDL设计

  2. FIFO （先进先出队列）是一种在电子系统得到广泛应用的器件，通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。FIFO的实现通常是利用双口RAM和读写地址产生模块来实现的。FIFO的接口信号包括异步的写时钟（wr_clk）和读时钟（rd_clk）、与写时钟同步的写有效（wren）和写数据（wr_data）、与读时钟同步的读有效（rden）和读数据（rd_data）。为了实现正确的读写和避免FIFO的上溢或下溢，通常还应该给出与读时钟和写时钟同步的FIFO的空标志（empty）和满标志（f

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：90112
    • 提供者：weixin_38502639
« 12 3 4 5 6 7 8 9 10 ... 50 »