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搜索资源列表

  1. ASIC中的异步时序设计

  2. 绝大部分的ASIC设计工程师在实际工作中都会遇到异步设计的问题，本文针对异步时序产生的问题，介绍了几种同步的策略，特别是结绳法和异步FIFO的异步比较法都是比较新颖的方法。

  3. 所属分类：专业指导

    • 发布日期：2010-08-24
    • 文件大小：405kb
    • 提供者：wpj010250

  1. 一种异步FIFO的设计方法

  2. 异步FIFO是FPGA开发中处理异步时钟域的不可缺少的技术，好的设计方法，能大大提高系统的稳定性。

  3. 所属分类：其它

    • 发布日期：2011-08-10
    • 文件大小：137kb
    • 提供者：lubuxin

  1. Nebhrajani异步FIFO翻译版

  2. Nebhrajani异步FIFO翻译版，最经典的异步fifo设计原理、方法和主要RTL级设计代码

  3. 所属分类：硬件开发

    • 发布日期：2012-11-21
    • 文件大小：696kb
    • 提供者：liyuli111

  1. Altera FIFO开发资料

  2. altera_ug_fifo.pdf audio_dac_fifo.rar FIFO中文应用笔记.pdf FIFO基础知识.doc FPGASoPC软硬件协同设计纵横谈.pdf FPGA的VGA视频输出工程文件// freedev_vga FPGA的VGA视频输出工程文件.rar FreeDev FPGA音频开发环境和平台构建.pdf Nios系统基础上的UItra DMA数据传输模式.doc SD_Card_Audio// Audio_DAC_FIFO_altera的ip核 DE2_SD_C

  3. 所属分类：硬件开发

    • 发布日期：2013-07-26
    • 文件大小：12mb
    • 提供者：originator

  1. 异步FIFO结构 异步世界的同步方式

  2. 介绍了最基本的异步信号得同步方法，介绍了5种FIFO的设计方法，是电子工程师的入门资料。内容深入浅出，情况考虑全面，适合收藏。

  3. 所属分类：专业指导

    • 发布日期：2008-12-03
    • 文件大小：93kb
    • 提供者：yueping0718

  1. 异步FIFO的设计方法

  2. 异步FIFO的设计方法 异步FIFO的设计方法 异步FIFO的设计方法。

  3. 所属分类：其它

    • 发布日期：2009-03-13
    • 文件大小：788kb
    • 提供者：lygg093

  1. 基于FPGA同步fifo的设计

  2. 代码主要介绍一下同步fifo用verilog实现。fifo是 first input first output 的缩写，即先进先出队列，fifo一般用作不同时钟域的缓冲器。fifo根据读和写的时钟是否为同一时钟分为同步fifo和异步fifo。异步fifo相比同步fifo来说，设计更加复杂一点。本文中讲述的是同步fifo的一种设计方法。

  3. 所属分类：硬件开发

    • 发布日期：2018-05-29
    • 文件大小：439kb
    • 提供者：xffjpf

  1. 异步FIFO的VHDL设计

  2. 给出了一种利用格雷码对地址编码的异步%&%’的实现方法，并给出了ABCD程序，以 解决异步读写时钟引起的问题。

  3. 所属分类：其它

    • 发布日期：2020-07-27
    • 文件大小：65kb
    • 提供者：weixin_38522029

  1. 基于Verilog HDL的异步FIFO设计与实现

  2. 本文提出一种新颖的异步FIFO设计方案，它通过先比较读写地址并结合象限检测法产生异步的空/满标志，再把异步的空/满标志同步到相应的时钟域。通过仿真验证，该方法是稳定有效的。

  3. 所属分类：其它

    • 发布日期：2020-08-05
    • 文件大小：88kb
    • 提供者：weixin_38692100

  1. 高速异步FIFO的设计与实现

  2. 本文根据实际工作的需要．给出了一种利用片内RAM构造FIFO器件的设计，重点强调了设计有效．可靠的握手信号FULL和EMPTY的方法。并在LATTICE公司的FPGA芯片LFXP2-5E上实现。

  3. 所属分类：其它

    • 发布日期：2020-08-08
    • 文件大小：139kb
    • 提供者：weixin_38554781

  1. 一种高可靠性高速可编程异步FIFO的设计

  2. 基于一款国产FPGA芯片的研发，提出了一种具有高可靠性、高速及可编程性的异步FIFO电路结构。通过增加近空满示警阈值和近空满状态位的方式用以提高异步FIFO的可编程性，同时内部通过使用格雷码指针进行比较的结构用以提高电路的可靠性。并在此基础上，提出了一种新的空满判断标准，使系统速度和逻辑利用率得到了进一步的提升。基于UMC 28 nm标准CMOS工艺，采用全定制方法进行电路设计。仿真结果表明，提出的异步FIFO在1 V的标准电压下，最高工作频率为666.6 MHz，平均功耗为7.1 mW。

  3. 所属分类：其它

    • 发布日期：2020-10-15
    • 文件大小：272kb
    • 提供者：weixin_38711972

  1. 基于PCI接口芯片外扩FIFO的FPGA实现

  2. 摘要：介绍了 PCI 9054接口芯片的性能及数据传输特点，提出了一种基于 PCI 9054外扩异步 FIFO（先进先出）的 FPGA（现场可编程门阵列）实现方法。由于 PCI 9054内部 FIFO存储器主要用于数据的读写控制，容量有限，不能满足半实物仿真系统数据传输的要求。因此，本文利用 FPGA来实现外扩异步 FIFO的方法。该方法采用模块化的设计思想，用 FPGA作为系统的控制核心，解决了半实物仿真系统数据传输过程中由计算机中断而引起的数据传输间歇性问题。 　　0. 引言 　　目前，计

  3. 所属分类：其它

    • 发布日期：2020-11-11
    • 文件大小：165kb
    • 提供者：weixin_38553791

  1. EDA/PLD中的FPGA异步FIFO设计中的问题与解决办法

  2. 随着数字电子系统设计规模的扩大，一些实际应用系统中往往含有多个时钟，数据不可避免地要在不同的时钟域之间传递。如何在异步时钟之间传输数据，是数据传输中一个至关重要的问题，而采用FIFO正是解决这一问题的有效方法。异步FIFO是一种在电子系统中得到广泛应用的器件，多数情况下它都是以一个独立芯片的方式在系统中应用。本文介绍一种充分利用FPGA内部的RAM资源，在FPGA内部实现异步FIFO模块的设计方法。这种异步FIFO比外部FIFO 芯片更能提高系统的稳定性。 　　1 FIFO的基本结构和工作原理

  3. 所属分类：其它

    • 发布日期：2020-11-10
    • 文件大小：249kb
    • 提供者：weixin_38636983

  1. RFID技术中的高速异步FIFO的设计与实现

  2. 摘要：本文主要研究了用FPGA芯片实现异步FIFO的一种方法。通过对FPGA芯片内部EBRSRAM的深入研究．提出了一种利用格雷码对地址进行编码的异步FIFO设计方案。实践证明．增加了系统可靠性和应用灵活性。 　　引言 　　现代集成电路芯片中，随着设计规模的不断扩大．一个系统中往往含有数个时钟。多时钟带来的一个问题就是，如何设计异步时钟之间的接口电路。异步FIFO(First In First Out)是解决这个问题的一种简便、快捷的解决方案。使用异步FIFO可以在两个不同时钟系统之间快速而

  3. 所属分类：其它

    • 发布日期：2020-11-07
    • 文件大小：198kb
    • 提供者：weixin_38572979

  1. 单片机与DSP中的一种异步FIFO的设计方法

  2. 摘要：使用FIFO同步源自不同时钟域的数据是在数字IC设计中经常使用的方法，设计功能正确的FUFO会遇到很多问题，探讨了两种不同的异步FIFO的设计思路。两种思路都能够实现功能正确的PIFO。 关键词：异步FIFO 握手 同步 二进制 格雷码本文所研究的FIFO，从硬件的观点来看，就是一块数据内存。它有两个端口，一个用来写数据，就是将数据存入FIFO；另一个用来读数据，也就是将数据从FIFO当中取出。与FIFO操作相关的有两个指针，写指针指向要写的内存部分，读指针指向要读的内存部分。FI

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：73kb
    • 提供者：weixin_38750007

  1. 基于异步FIFO实现不同时钟域间数据传递的设计

  2. 摘 要：数据流在不同时钟域间的传递一直是集成电路芯片设计中的一个重点问题。本文通过采用异步FIFO的方式给出了这个问题的一种解决方法，并采用Verilog 硬件描述语言通过前仿真和逻辑综合完成设计。 关键词：异步FIFO；时钟域；Verilog引言当今集成电路设计的主导思想之一就是设计同步化，即对所有时钟控制器件(如触发器、RAM等)都采用同一个时钟来控制。但在实际的应用系统中，实现完全同步化的设计非常困难，很多情况下不可避免地要完成数据在不同时钟域间的传递(如高速模块和低速模块之间的数据交换)

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：82kb
    • 提供者：weixin_38552305

  1. 一种新型异步FIFO的设计

  2. 摘要：本文详细说明了一种新型异步FIFO的设计方法。该异步FIFO的宽度为8位，深度为16，支持深度为1的buffer模式。水位可编程。它具有四种FIFO状态，对于DMA和中断的支持非常有用。　　关键词： 异步FIFO；水位；Verilog 引言　　FIFO (先入先出队列)是一种在电子系统中得到广范应用的器件。FIFO可以分为同步FIFO和异步FIFO。同步FIFO只在一个时钟域里工作，比较简单。而异步FIFO是工作在两个时钟域里的FIFO。两个时钟域的频率和相位不同，在一个时钟域里向FIF

  3. 所属分类：其它

    • 发布日期：2020-12-05
    • 文件大小：68kb
    • 提供者：weixin_38732519

  1. 异步FIFO的VHDL设计

  2. 摘要：给出了一个利用格雷码对地址编码的羿步FIFO的实现方法，并给出了VHDL程序，以解决异步读写时钟引起的问题。   关键词：FIFO双口RAM格雷码VHDLFIFO（先进先出队列）是一种在电子系统得到广泛应用的器件，通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。FIFO的实现通常是利用双口RAM和读写地址产生模块来实现的。FIFO的接口信号包括异步的写时钟（wr_clk）和读时钟（rd_clk）、与写时钟同步的写有效（wren）和写数据（wr_data）、与读时钟同步的读有效（rd

  3. 所属分类：其它

    • 发布日期：2021-02-03
    • 文件大小：83kb
    • 提供者：weixin_38552305

  1. FPGA异步FIFO设计中的问题与解决办法

  2. 随着数字电子系统设计规模的扩大，一些实际应用系统中往往含有多个时钟，数据不可避免地要在不同的时钟域之间传递。如何在异步时钟之间传输数据，是数据传输中一个至关重要的问题，而采用FIFO正是解决这一问题的有效方法。异步FIFO是一种在电子系统中得到广泛应用的器件，多数情况下它都是以一个独立芯片的方式在系统中应用。本文介绍一种充分利用FPGA内部的RAM资源，在FPGA内部实现异步FIFO模块的设计方法。这种异步FIFO比外部FIFO 芯片更能提高系统的稳定性。 　　1 FIFO的基本结构和工作原理

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：239kb
    • 提供者：weixin_38634065

  1. 高速异步FIFO的设计与实现

  2. 摘要：本文主要研究了用FPGA芯片实现异步FIFO的一种方法。通过对FPGA芯片内部EBRSRAM的深入研究．提出了一种利用格雷码对地址进行编码的异步FIFO设计方案。实践证明．增加了系统可靠性和应用灵活性。 　　引言 　　现代集成电路芯片中，随着设计规模的不断扩大．一个系统中往往含有数个时钟。多时钟带来的一个问题就是，如何设计异步时钟之间的接口电路。异步FIFO(First In First Out)是解决这个问题的一种简便、快捷的解决方案。使用异步FIFO可以在两个不同时钟系统之间快速而

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：261kb
    • 提供者：weixin_38607864
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