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  1. RAM接口设计（VHDL语言）

  2. 在数字系统中，一般存在多个芯片，利用不同的特点用于实现不同的功能，一般都包含CPU,FPGA,AD,DA,memory，ASSP（专用标准模块）,ASIC等。 CPU用于进行智能控制，FPGA进行硬件算法处理和多设备接口，AD进行模数转换，DA进行数模转换，memory存储临时数据。因此，FPGA如何与其他芯片进行通讯是重要的设计内容。 数据输入，数据输出，双向通讯，指令传递，地址管理，不同时钟的异步通讯问题等等都需要处理。最基本的MEMORY如SRAM(128KX8bbit静态存储器6281

  3. 所属分类：硬件开发

    • 发布日期：2010-04-07
    • 文件大小：218kb
    • 提供者：commonnapples

  1. EDA—EDA技术实用教程(pdf影印)

  2. 学习VHDL和FPGA的经典资料 第 1 章 概述 1.1 EDA 技术及其发展 1.2 EDA 技术实现目标 1.3 硬件描述语言VHDL 1.4 VHDL 综合 1.5 基于VHDL 的自顶向下设计方法 1.3 EDA 技术的优势 1.3 EDA 的发展趋势 【习题】 第 2 章 EDA 设计流程及其工具 2.1 设计流程 2.1.1 设计输入(原理图／HDL 文本编辑) 2.1.2 综合 2.1.3 适配 2.1.4 时序仿真与功能仿真 2.1.5 编程下载 2.1.6 硬件测试 2.2

  3. 所属分类：硬件开发

    • 发布日期：2010-06-07
    • 文件大小：8mb
    • 提供者：zt839486421

  1. EDA—EDA技术实用教程

  2. 综合 1.5 基于VHDL 的自顶向下设计方法 1.3 EDA 技术的优势 1.3 EDA 的发展趋势 【习题】 第 2 章 EDA 设计流程及其工具 2.1 设计流程 2.1.1 设计输入(原理图／HDL 文本编辑) 2.1.2 综合 2.1.3 适配 2.1.4 时序仿真与功能仿真 2.1.5 编程下载 2.1.6 硬件测试 2.2 ASIC 及其设计流程 2.2.1 ASIC 设计方法 2.2.2 一般ASIC 设计的流程 2.3 常用EDA 工具 2.3.1 设计输入编辑器 2.3.2

  3. 所属分类：硬件开发

    • 发布日期：2010-11-19
    • 文件大小：8mb
    • 提供者：sundyqt

  1. 一种异步FIFO的VHDL实现

  2. 一种异步FIFO的VHDL实现 FIFO:一种先进先出的存储结构 本文利用VHDL编写的依托格雷码所实现的FIFO

  3. 所属分类：其它

    • 发布日期：2011-05-04
    • 文件大小：191kb
    • 提供者：aidongmingwei

  1. 异步FIFO的VHDL设计

  2. FIFO （先进先出队列）是一种在电子系统得到广泛应用的器件，通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。FIFO的实现通常是利用双口RAM和读写地址产生模块来实现的。FIFO的接口信号包括异步的写时钟（wr_clk）和读时钟（rd_clk）、与写时钟同步的写有效（wren）和写数据（wr_data）、与读时钟同步的读有效（rden）和读数据（rd_data）。为了实现正确的读写和避免FIFO的上溢或下溢，通常还应该给出与读时钟和写时钟同步的FIFO的空标志（empty）和满标志（

  3. 所属分类：其它

    • 发布日期：2012-12-18
    • 文件大小：56kb
    • 提供者：cjohyeah

  1. Altera FIFO开发资料

  2. altera_ug_fifo.pdf audio_dac_fifo.rar FIFO中文应用笔记.pdf FIFO基础知识.doc FPGASoPC软硬件协同设计纵横谈.pdf FPGA的VGA视频输出工程文件// freedev_vga FPGA的VGA视频输出工程文件.rar FreeDev FPGA音频开发环境和平台构建.pdf Nios系统基础上的UItra DMA数据传输模式.doc SD_Card_Audio// Audio_DAC_FIFO_altera的ip核 DE2_SD_C

  3. 所属分类：硬件开发

    • 发布日期：2013-07-26
    • 文件大小：12mb
    • 提供者：originator

  1. 异步FIFO的VHDL实现

  2. 给出了一种利用格雷码对地址编码的异步 %&%’ 的实现方法

  3. 所属分类：其它

    • 发布日期：2009-04-18
    • 文件大小：45kb
    • 提供者：sweetshineq

  1. 异步FIFO的VHDL设计

  2. 给出了一种利用格雷码对地址编码的异步%&%’的实现方法，并给出了ABCD程序，以 解决异步读写时钟引起的问题。

  3. 所属分类：其它

    • 发布日期：2020-07-27
    • 文件大小：65kb
    • 提供者：weixin_38522029

  1. EDA/PLD中的通用异步串行接口的VHDL实用化设计

  2. 摘  要：通用异步串行接口（Universal Asynchronous Receiver Transmitter，UART）在通信、控制等领域得到了广泛应用。根据UART接口特点和应用需求，以提高VHDL设计的稳定性和降低功耗为目标，本文讨论了UART接口中时钟域划分、时钟分频、亚稳态、同步FIFO设计等问题和解决方案。　　关键词：通用异步串行接口  VHDL  亚稳态  现场可编程逻辑阵列 1 引言　　FPGA从实现粘合逻辑逐步发展成为设计平台的核心，在电子、通信以及航空航天等领域得到了广

  3. 所属分类：其它

    • 发布日期：2020-12-01
    • 文件大小：117kb
    • 提供者：weixin_38713061

  1. EDA/PLD中的用FPGA/CPLD设计UART作

  2. UART（即Universal Asynchronous Receiver Transmitter 通用异步收发器）是广泛使用的串行数据传输协议。UART允许在串行链路上进行全双工的通信。---串行外设用到RS232-C 异步串行接口，一般采用专用的集成电路即UART 实现。如8250、8251、NS16450等芯片都是常见的UART器件，这类芯片已经相当复杂，有的含有许多辅助的模块（如FIFO），有时我们不需要使用完整的UART的功能和这些辅助功能。或者设计上用到了FPGA/CPLD器件，那么

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：67kb
    • 提供者：weixin_38502915

  1. 异步FIFO的VHDL实现

  2. --rtl 这是源代码 --sim 这是modelsim仿真目录 已经验证，可以实现异步FIFO 两级寄存器实现读写指针的同步，地址采用格雷码形式防止亚稳态。异步FIFO的源码，个人觉得不易理解，故上传本人最近写的源码，与大家一起分享

  3. 所属分类：专业指导

    • 发布日期：2021-03-05
    • 文件大小：56kb
    • 提供者：ngany

  1. 异步FIFO的VHDL设计

  2. 摘要：给出了一个利用格雷码对地址编码的羿步FIFO的实现方法，并给出了VHDL程序，以解决异步读写时钟引起的问题。   关键词：FIFO双口RAM格雷码VHDLFIFO（先进先出队列）是一种在电子系统得到广泛应用的器件，通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。FIFO的实现通常是利用双口RAM和读写地址产生模块来实现的。FIFO的接口信号包括异步的写时钟（wr_clk）和读时钟（rd_clk）、与写时钟同步的写有效（wren）和写数据（wr_data）、与读时钟同步的读有效（rd

  3. 所属分类：其它

    • 发布日期：2021-02-03
    • 文件大小：83kb
    • 提供者：weixin_38552305

  1. 通用异步串行接口的VHDL实用化设计

  2. 摘  要：通用异步串行接口（Universal Asynchronous Receiver Transmitter，UART）在通信、控制等领域得到了广泛应用。根据UART接口特点和应用需求，以提高VHDL设计的稳定性和降低功耗为目标，本文讨论了UART接口中时钟域划分、时钟分频、亚稳态、同步FIFO设计等问题和解决方案。　　关键词：通用异步串行接口  VHDL  亚稳态  现场可编程逻辑阵列 1 引言　　FPGA从实现粘合逻辑逐步发展成为设计平台的，在电子、通信以及航空航天等领域得到了广泛应

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：104kb
    • 提供者：weixin_38548817

  1. 异步FIFO的VHDL设计

  2. FIFO （先进先出队列）是一种在电子系统得到广泛应用的器件，通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。FIFO的实现通常是利用双口RAM和读写地址产生模块来实现的。FIFO的接口信号包括异步的写时钟（wr_clk）和读时钟（rd_clk）、与写时钟同步的写有效（wren）和写数据（wr_data）、与读时钟同步的读有效（rden）和读数据（rd_data）。为了实现正确的读写和避免FIFO的上溢或下溢，通常还应该给出与读时钟和写时钟同步的FIFO的空标志（empty）和满标志（f

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：88kb
    • 提供者：weixin_38502639