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  1. verilog 简明教程

  2. 对verilog初学者很有用。 Verilog HDL 是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数 字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之 间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结 构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建 模语言。此外，Verilog HDL 语言提供了编程语

  3. 所属分类：嵌入式

    • 发布日期：2009-06-12
    • 文件大小：321kb
    • 提供者：jiang_shuguo

  1. Verilog HDL 综合实用教程.part1.rar

  2. 该书易于阅读，并提供了大量可综合的Verilog模型范例，为学生和从事逻辑设计的工程师快速掌握Verilog HDL综合方面的知识提供了捷径

  3. 所属分类：专业指导

    • 发布日期：2009-07-17
    • 文件大小：4kb
    • 提供者：firstepgtr

  1. Verilog HDL 综合实用教程.part2.rar

  2. 该书易于阅读，并提供了大量可综合的Verilog模型范例，为学生和从事逻辑设计的工程师快速掌握Verilog HDL综合方面的知识提供了捷径。

  3. 所属分类：专业指导

    • 发布日期：2009-07-17
    • 文件大小：4kb
    • 提供者：firstepgtr

  1. Verilog HDL硬件描述语言

  2. Verilog HDL硬件描述语言 Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的 数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之 间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构 组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模 语言。此外， Verilog HDL语言提供了编程

  3. 所属分类：嵌入式

    • 发布日期：2009-09-08
    • 文件大小：9mb
    • 提供者：lzflxq

  1. Verilog HDL简明教程

  2. Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 　　Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从

  3. 所属分类：嵌入式

    • 发布日期：2009-11-03
    • 文件大小：159kb
    • 提供者：xl520577

  1. 设计与验证：Verilog HDL(清晰PDF)

  2. 本书配套光盘中提供了书中示例的工程文件、设计源文件和说明文件，示例按照章节编 号和出现的先后顺序排列，例如"Example-2-1 "表示第2 章中的第1 个示例。 工程示例文件夹中包含该工程的项目文件、源文件、报告文件和生成结果等文件。 对于一些相对复杂的示例，说明文件中给出了示例的详细信息和操作指南，而对于一些 简单的实例，则只给出了源代码。

  3. 所属分类：专业指导

    • 发布日期：2010-03-26
    • 文件大小：11mb
    • 提供者：daniel117

  1. 中文版Verilog HDL简明教程..chm

  2. 　Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 　　Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间

  3. 所属分类：嵌入式

    • 发布日期：2010-05-10
    • 文件大小：86kb
    • 提供者：fsy0215

  1. _数字电路设计与Verilog HDL(张亮)

  2. 本书首先概述了数字集成电路发展的历史与未来，指出了硬件描述语言(HDL)在设计数字电路中所起的作用，并系统概要地讲解了Verilog HDL的语法要点。在此基础上，本书以Verilog HDL为工具，介绍了几种描述电路的方法与技巧，列举了几个典型电路的描述实例，然后用80C51单片机、硬盘控制器和PCI总线控制器接口等子系统的设计实例分别讲解了自顶向下的层次化设计方法、同步与异步数据流的控制以及Master/Slave状态机在总线控制等方面的设计技巧。文中还对Verilog建模与调试、BIST

  3. 所属分类：硬件开发

    • 发布日期：2010-10-14
    • 文件大小：5mb
    • 提供者：peterzhao2007

  1. 第13章 提供了Verilog HDL 语言的所有语法

  2. 提供了Verilog HDL 语言的所有语法

  3. 所属分类：软件测试

    • 发布日期：2011-04-01
    • 文件大小：737kb
    • 提供者：huangyx223

  1. Verilog 编程实例

  2. 提供了大量的Verilog语言编写实例 ，包括数据选择器、编码器、译码器、流水灯、电子数码管。

  3. 所属分类：嵌入式

    • 发布日期：2011-07-02
    • 文件大小：148kb
    • 提供者：fengzhanweis

  1. de2_net verilog de2开发板

  2. DE2系统光盘的de_net,提供了一个DE2一台网的得使用范例。

  3. 所属分类：硬件开发

    • 发布日期：2012-06-08
    • 文件大小：23mb
    • 提供者：daoweiniu

  1. 精通Verilog HDL：IC设计核心技术实例详解

  2. 精通Verilog HDL：IC设计核心技术实例详解1-6.rar 由于半导体技术的不断提升，以及晶圆厂所需的建厂资金不断飚升，导致了晶圆代工的兴起，也为国内的Fabless design house设计的发展提供了温床。国内由于产业上下游完整，能直接针对下游的需求快速做出回应，加上有着训练有素的工程师，已成全世界IC设计产值的新兴大国。加上政府有心扶植，希望能提升我国电子业的技术水准，避免仅仅只是做代工的窘境，而在当前的校园里，VLSI 设计也成为热门学科。如何能快速提升设计效率，变成了当务

  3. 所属分类：专业指导

    • 发布日期：2008-08-27
    • 文件大小：9mb
    • 提供者：vermeerlee

  1. 精通Verilog HDL：IC设计核心技术实例详解

  2. 由于半导体技术的不断提升，以及晶圆厂所需的建厂资金不断飚升，导致了晶圆代工的兴起，也为国内的Fabless design house设计的发展提供了温床。国内由于产业上下游完整，能直接针对下游的需求快速做出回应，加上有着训练有素的工程师，已成全世界IC设计产值的新兴大国。加上政府有心扶植，希望能提升我国电子业的技术水准，避免仅仅只是做代工的窘境，而在当前的校园里，VLSI 设计也成为热门学科。如何能快速提升设计效率，变成了当务之急的课题。传统采取的Schematic设计方法已不能符合快速Tim

  3. 所属分类：专业指导

    • 发布日期：2008-08-27
    • 文件大小：9mb
    • 提供者：vermeerlee

  1. 精通Verilog HDL：IC设计核心技术实例详解

  2. 由于半导体技术的不断提升，以及晶圆厂所需的建厂资金不断飚升，导致了晶圆代工的兴起，也为国内的Fabless design house设计的发展提供了温床。国内由于产业上下游完整，能直接针对下游的需求快速做出回应，加上有着训练有素的工程师，已成全世界IC设计产值的新兴大国。加上政府有心扶植，希望能提升我国电子业的技术水准，避免仅仅只是做代工的窘境，而在当前的校园里，VLSI 设计也成为热门学科。如何能快速提升设计效率，变成了当务之急的课题。传统采取的Schematic设计方法已不能符合快速Tim

  3. 所属分类：专业指导

    • 发布日期：2008-08-27
    • 文件大小：9mb
    • 提供者：vermeerlee

  1. 精通Verilog HDL：IC设计核心技术实例详解

  2. 精通Verilog HDL：IC设计核心技术实例详解 由于半导体技术的不断提升，以及晶圆厂所需的建厂资金不断飚升，导致了晶圆代工的兴起，也为国内的Fabless design house设计的发展提供了温床。国内由于产业上下游完整，能直接针对下游的需求快速做出回应，加上有着训练有素的工程师，已成全世界IC设计产值的新兴大国。加上政府有心扶植，希望能提升我国电子业的技术水准，避免仅仅只是做代工的窘境，而在当前的校园里，VLSI 设计也成为热门学科。如何能快速提升设计效率，变成了当务之急的课题。传

  3. 所属分类：专业指导

    • 发布日期：2008-08-27
    • 文件大小：9mb
    • 提供者：vermeerlee

  1. 精通Verilog HDL：IC设计核心技术实例详解

  2. 由于半导体技术的不断提升，以及晶圆厂所需的建厂资金不断飚升，导致了晶圆代工的兴起，也为国内的Fabless design house设计的发展提供了温床。国内由于产业上下游完整，能直接针对下游的需求快速做出回应，加上有着训练有素的工程师，已成全世界IC设计产值的新兴大国。加上政府有心扶植，希望能提升我国电子业的技术水准，避免仅仅只是做代工的窘境，而在当前的校园里，VLSI 设计也成为热门学科。如何能快速提升设计效率，变成了当务之急的课题。传统采取的Schematic设计方法已不能符合快速Tim

  3. 所属分类：专业指导

    • 发布日期：2008-08-27
    • 文件大小：9mb
    • 提供者：vermeerlee

  1. 精通Verilog HDL：IC设计核心技术实例详解

  2. Verilog HDL 由于半导体技术的不断提升，以及晶圆厂所需的建厂资金不断飚升，导致了晶圆代工的兴起，也为国内的Fabless design house设计的发展提供了温床。国内由于产业上下游完整，能直接针对下游的需求快速做出回应，加上有着训练有素的工程师，已成全世界IC设计产值的新兴大国。加上政府有心扶植，希望能提升我国电子业的技术水准，避免仅仅只是做代工的窘境，而在当前的校园里，VLSI 设计也成为热门学科。如何能快速提升设计效率，变成了当务之急的课题。传统采取的Schematic设计

  3. 所属分类：专业指导

    • 发布日期：2008-08-27
    • 文件大小：5mb
    • 提供者：vermeerlee

  1. verilog 编写的32位加减法器

  2. 用Verilog编写的32位加减法器，有nclaunch 仿真功能图，有design_vision 的门级仿真结果，代码提供了两种基础加法器架构：逐位进位加法器和超前进位加法器，值得学习。

  3. 所属分类：硬件开发

    • 发布日期：2013-04-23
    • 文件大小：1mb
    • 提供者：feng37140122

  1. The Verilog Golden Reference Guide

  2. 上传的目的很简单，就是赚积分，当然传的东西还要对得起大家，不然大家可是要吐口水的。 这是一个verilog的reference，英文版。因为要做一个verilog的解析器，所以就用到了这个。个人认为如果英语还可以（估计过4级就够了），想学verilog或是想找verilog参考的话，就直接看这本纯语法书，比其他那些垃圾东扯西扯卖弄技巧的强多了。 当然，这本书也提供了一些技巧，非常实用。强烈推荐，识货的快下！

  3. 所属分类：专业指导

    • 发布日期：2008-09-22
    • 文件大小：270kb
    • 提供者：sandyleo

  1. 同步FIFO和异步FIFO的Verilog实现

  2. 介绍同步FIFO原理，并且提供了verilog源代码；详细介绍了异步FIFO原理和两种实现方法，并提供verilog源代码。

  3. 所属分类：其它

    • 发布日期：2020-10-18
    • 文件大小：65kb
    • 提供者：woshihuangayn3
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