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  1. 音乐乐谱提取软件和配套单片机电路及c程序

  2. 相关内容：单片机 语音 乐谱提取软件 电路图 c配套程序 电子琴 本人在别的网站下载，看了以后感觉不错，特来与大家分享！谢谢!

  3. 所属分类：硬件开发

    • 发布日期：2009-07-30
    • 文件大小：306kb
    • 提供者：number007cool

  1. 脑电信号放大检测电路

  2. 脑电信号(EEG]是由脑神经活动产生并且始终存在于中枢神经系统的自发性电位活动，含有丰富的大脑活动信息，是大脑研究、生理研究、临床脑疾病诊断的重要手段。通过对脑电信号进行记录，以提供临床数据和诊断的依据。因此脑电信号的提取具有非常重要的临床意义。

  3. 所属分类：专业指导

    • 发布日期：2009-09-27
    • 文件大小：565kb
    • 提供者：luotao0628

  1. 窄带滤波_单片锁相环的位同步提取电路

  2. 详细介绍了位同步信号提取电路的设计，很有价值哦！期待您的青睐！

  3. 所属分类：专业指导

    • 发布日期：2009-12-23
    • 文件大小：151kb
    • 提供者：jixuanbing

  1. 位同步信号提取电路功能模块的设计与建模

  2. 通信原理课程设计，结合位同步的知识，建立模型实现位同步信号提取，并结合FGGA与VHDL语言，实现建模与仿真

  3. 所属分类：嵌入式

  1. 2.5G Hz PLL 锁定检测电路分析实现

  2. 在集成电路设计中，需要使芯片上内部时钟和外部时钟同步，希望在外部时钟输入的高频率下使用芯片的内部时钟。基于以上两点，锁相环常常用于产生芯片上的内时钟。但是随着处理器频率的提高，传统的数字锁相环已经不能满足要求。在本文中，我们将展现一个新的锁相环锁定检测方法。锁定检测的功能是检测锁相环是否达到锁定。2.5G Hz PLL 锁定检测电路分析实现，就是要完成锁定检测电路的正向总体设计方案，锁定检测电路的反向提取，再在反向提取电路的基础上在SMIC0.18 um 工艺下进行重新设计，并完成HSPICE

  3. 所属分类：嵌入式

    • 发布日期：2010-04-04
    • 文件大小：7mb
    • 提供者：yatou12

  1. 基带信号中同步提取的几种方法

  2. 任何数字通信设备要能正常工作， 一般都离不开定时提取电路。定时电路输出连续而准确的位同步信号，即取样脉冲。例如，在相干解调的中，通常要用取样脉冲对解调后的基带信号进行取样。然后进行电平判决．以削除噪声及传输畸变带来的影响，还原出整齐规则的码元脉冲波形。如果位同步发生相位抖动或错位， 就会降低通信设备的抗干扰性能，甚至造成误码。

  3. 所属分类：专业指导

    • 发布日期：2010-06-12
    • 文件大小：159kb
    • 提供者：MFXSTUDENT

  1. 信号特征提取电路设计-讲义.pdf

  2. 硬件三人行，信号特征提取电路设计 ADC信号链第3部 学习笔记 不想购买视频的可以看看具体讲的是什么内容 参考下

  3. 所属分类：讲义

    • 发布日期：2020-01-16
    • 文件大小：3mb
    • 提供者：fengxz1985

  1. 基于电压信号的快速谐波提取电路设计

  2. 近年来,随着电力电子器件技术的发展,电力电子设备得到了广泛的应用,但电力电子器件导致的谐波含量对电网的污染也越来越重。对电网的安全稳定运行造成了很大的隐患。目前有源电力滤波器(APF)技术的应用为谐波抑制提供了一种非常有效的方法,但实际工作时普遍采用DSP作为核心控制器件的方法存在着锁相不准确、输出时序不同步等问题。提出了一种基于电压信号进行补偿的方法,有效解决了锁相、不同步等问题。

  3. 所属分类：其它

    • 发布日期：2020-07-07
    • 文件大小：499kb
    • 提供者：weixin_38526650

  1. 位同步时钟提取电路设计与实现.rar

  2. 本文设计的方案可以从异步串行码流中提取位同步时钟信号，设计思想的基本出发点是在外部码流（code_in）的上升沿和本地时钟(clk)上跳沿相比较

  3. 所属分类：其它

    • 发布日期：2020-07-11
    • 文件大小：709kb
    • 提供者：u012429555

  1. 一种快速位同步时钟提取方案及实现

  2. 本文比较了两种常用位同步提取电路的优缺点,在此基础上提出了一种基于CPLD/FPGA、用于数字通信系统的新型快速位同步方案。此方案借助Altera的设计工具设计了位同步提取电路,并利用FPGA予以实现,同时给出了该电路的仿真试验波形图。

  3. 所属分类：其它

    • 发布日期：2020-08-05
    • 文件大小：90kb
    • 提供者：weixin_38729336

  1. 基于CPLD的位同步时钟提取电路设计

  2. 异步串行通信是现代电子系统中最常用的数据信息传输方式之一，一般情况下，为了能够正确地对异步串行数据进行发送和接收，就必须使其接收与发送的码元同步，位同步时钟信号不仅可用来对输入码元进行检测以保证收发同步，而且在对接收的数字码元进行各种处理等过程中，也可以为系统提供一个基准的同步时钟。

  3. 所属分类：其它

    • 发布日期：2020-08-31
    • 文件大小：121kb
    • 提供者：weixin_38514501

  1. 基于CPLD的位同步时钟提取电路设计

  2. 本位同步时钟提取方案已在CPLD器件上进行了仿真实现，通过以上的分析可知，本位同步时钟的提取方案具有结构简单、节省硬件资源、同步建立时间短等优点，在输入信号有一次跳变后，系统出现连“1”连“0”，或信号中断时，此系统仍然能够输出位同步时钟脉冲，此后，只要输入信号恢复并产生新的跳变沿，系统仍可以调整此位同步时钟脉冲输出而重新同步，此系统中输入的时钟信号频率相对码元速率越高，同步时钟的位置就越精确，而当输入码元速率改变时，只要改变本系统中的N值系统就可重新正常工作。

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：118kb
    • 提供者：weixin_38734993

  1. 基于FPGA的锁相环位同步提取电路设计

  2. 同步是通信系统中一个重要的问题。在数字通信中，除了获取相干载波的载波同步外，位同步的提取是更为重要的一个环节。因为只有确定了每一个码元的起始时刻，才能对数字信息作出正确的判决。利用全数字锁相环可直接从接收到的单极性不归零码中提取位同步信号。

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：101kb
    • 提供者：weixin_38613173

  1. 一种基于FPGA的锁相环位同步提取电路设计

  2. 在数字通信中，除了获取相干载波的载波同步外，位同步的提取是更为重要的一个环节。一般的位同步电路大多采用标准逻辑器件按传统数字系统设计方法构成，具有功耗大，可靠性低的缺点。用FPGA设计电路具有很高的灵活性和可靠性，可以提高集成度和设计速度，增强系统的整体性能。

  3. 所属分类：其它

    • 发布日期：2020-10-25
    • 文件大小：103kb
    • 提供者：weixin_38613681

  1. EDA/PLD中的一种快速位同步时钟提取方案及实现

  2. 引言 　　在数字通信系统中，同步技术是非常重要的，而位同步是最基本的同步。位同步时钟信号不仅用于监测输入码元信号，确保收发同步，而且在获取祯同步、群同步及对接收的数字码元进行各种处理的过程中，也为系统提供了一个基准的同步时钟。 　　随着可编程器件容量的增加，设计师倾向于把位同步电路设计在CPLD/FPGA芯片内部。因此，本文采用Quartus II软件设计了一种新型的位同步提取电路，对电路进行了仿真试验，并使用Altera的Cyclone II系列FPGA芯片EP2C5予以实现。 　　在

  3. 所属分类：其它

    • 发布日期：2020-11-25
    • 文件大小：167kb
    • 提供者：weixin_38722164

  1. EDA/PLD中的基于CPLD的位同步时钟提取电路设计

  2. 引言 异步串行通信是现代电子系统中最常用的数据信息传输方式之一，一般情况下，为了能够正确地对异步串行数据进行发送和接收，就必须使其接收与发送的码元同步，位同步时钟信号不仅可用来对输入码元进行检测以保证收发同步，而且在对接收的数字码元进行各种处理等过程中，也可以为系统提供一个基准的同步时钟。 本文介绍的位同步时钟的提取方案，原理简单且同步速度较快。整个系统采用VerilogHDL语言编写，并可以在CPLD上实现。 位同步时钟的提取原理 本系统由一个跳变沿捕捉模块、一个状态寄存器和一个可控

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：103kb
    • 提供者：weixin_38635682

  1. EDA/PLD中的基于FPGA的锁相环位同步提取电路设计

  2. 基于FPGA的锁相环位同步提取电路设计 浙江工业大学之江学院 周云水 概述 同步是通信系统中一个重要的问题。在数字通信中，除了获取相干载波的载波同步外，位同步的提取是更为重要的一个环节。因为只有确定了每一个码元的起始时刻，才能对数字信息作出正确的判决。利用全数字锁相环可直接从接收到的单极性不归零码中提取位同步信号。 一般的位同步电路大多采

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：60kb
    • 提供者：weixin_38631049

  1. 模拟技术中的LVS（Layout Verse Schematics）版图和电路比较

  2. 从几何描述提取电路信息的方式称作电路提取或Circuit Extraction，电路提取软件将集成电路的几何定义文件扩展为一层一层的几何图形和其布局的描述，经过对此描述的扫描可找出所有晶体管和电路的连接。电路提取程序的结果是一个网表。网表是一组语句，用这些语句来定义电路的元件（如晶体管或门）和它们的连接。单独的晶体管则只列出与其相连的节点。更重要的是，通过这样提取的电路还可与设计者原始设计的电路进行比较，以发现不同之点，一旦有差异存在，就必定存在着错误。这种比较叫LVS设计验证。 电路提取

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：65kb
    • 提供者：weixin_38613173

  1. 数字通信系统课设 基于multisim的128khz2psk信号同步载波提取电路.rar

  2. 内含multisim原文件，使用multisim14.0版本可打开，以及设计要求， 使用锁相环设计（非科斯塔斯环），2psk电路自搭建

  3. 所属分类：专业指导

    • 发布日期：2021-01-22
    • 文件大小：272kb
    • 提供者：Elva_wyf

  1. 一种快速位同步时钟提取方案及实现

  2. 引言 　　在数字通信系统中，同步技术是非常重要的，而位同步是基本的同步。位同步时钟信号不仅用于监测输入码元信号，确保收发同步，而且在获取祯同步、群同步及对接收的数字码元进行各种处理的过程中，也为系统提供了一个基准的同步时钟。 　　随着可编程器件容量的增加，设计师倾向于把位同步电路设计在CPLD/FPGA芯片内部。因此，本文采用Quartus II软件设计了一种新型的位同步提取电路，对电路进行了仿真试验，并使用Altera的Cyclone II系列FPGA芯片EP2C5予以实现。 　　在C

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：209kb
    • 提供者：weixin_38660359
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