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搜索资源列表

  1. 基于VerilogHDL的FIR数字滤波器设计与仿真

  2. 本文主要分析了FIR 数字滤波器的基本结构和硬件构成特点, 简要介绍了FIR 滤波器实现的方式优缺点; 结Altera 公司的Stratix 系列产品的特点, 以一个基于MAC 的8阶FIR 数字滤波器的设计为例, 给出了使用Verilog 硬件描述语言进行数字逻辑设计的过程和方法, 并且QuartusII 的集成开发环境下编写HDL 代码, 进行综合;QuartusII内部的仿真器对设计做脉冲响应仿真和验证。

  3. 所属分类：嵌入式

    • 发布日期：2009-05-18
    • 文件大小：130kb
    • 提供者：xchust2006

  1. Verilog实例（经典135例）

  2. 很实用的Verilog实例！ 目录：王金明：《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波

  3. 所属分类：嵌入式

    • 发布日期：2009-09-08
    • 文件大小：127kb
    • 提供者：kevinsjtu

  1. verilog实例程序代码

  2. verilog实例程序代码 第15章 常用加法器设计 第16章 常用乘法器设计 第17章 伽罗华域GF（q）乘法器设计 第18章 除法器设计 第19章 积分梳状滤波器(CIC)设计 第20章 CORDIC数字计算机的设计

  3. 所属分类：专业指导

    • 发布日期：2009-09-19
    • 文件大小：4mb
    • 提供者：palmcenter

  1. fir数字滤波器的设计

  2. 本文主要分析了FIR 数字滤波器的基本结构和硬件构成特点, 简要介绍了FIR 滤波器实现的方式优缺点; 结合Altera 公司的Stratix 系列产品的特点, 以一个基于MAC 的8 阶FIR 数字滤波器的设计为例, 给出了使用Verilog 硬件描述语言进 行数字逻辑设计的过程和方法, 并且在QuartusII 的集成开发环境下编写HDL 代码, 进行综合; 利用QuartusII 内部的仿真器 对设计做脉冲响应仿真和验证。

  3. 所属分类：嵌入式

    • 发布日期：2010-04-17
    • 文件大小：130kb
    • 提供者：zxq3040010wgx

  1. verilog HDL经典程序实例135例

  2. Verilog HDL程序设计教程》程序例子，带说明。【例 3.1】4 位全加器 【例 3.2】4 位计数器【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序【例 3.5】“与-或-非”门电路【例 5.1】用 case语句描述的 4 选 1 数据选择器【例 5.2】同步置数、同步清零的计数器【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值【例 5.5】用 begin-end 串行块产生信号波形【例 5.6】用 fork-join 并行块产生信号波形【

  3. 所属分类：嵌入式

    • 发布日期：2010-07-23
    • 文件大小：155kb
    • 提供者：do622

  1. 精品verilog实例程序代码

  2. 包含除法器设计，异步FIFO设计，RS(204,188)译码器的设计，CORDIC数字计算机的设计，积分梳状滤波器(CIC)设计，伪随机序列应用设计等。

  3. 所属分类：专业指导

    • 发布日期：2010-12-19
    • 文件大小：27kb
    • 提供者：hbufan

  1. 王金明：《Verilog HDL程序设计教程》135例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：嵌入式

    • 发布日期：2011-02-24
    • 文件大小：127kb
    • 提供者：zhlyz2003

  1. verilog HDL设计实例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：专业指导

    • 发布日期：2011-06-14
    • 文件大小：155kb
    • 提供者：wwe12580

  1. 基带数字信号m序列的扩频以及解扩

  2. 本工程是基于quartusII下的仿真，所有信号处理都在基带数字信号下运行。包括m序列的产生，dsss直扩，FIR匹配滤波器实现的同步以及解扩，代码是Verilog语言，完整运行。

  3. 所属分类：嵌入式

    • 发布日期：2011-11-02
    • 文件大小：610kb
    • 提供者：gzh715695317

  1. sigma-delta ADC的数字滤波器

  2. sigma-delta ADC的数字CIC滤波器verilog代码，代码风格非常好，易于让初学者理解cic comb滤波器的原理。

  3. 所属分类：硬件开发

    • 发布日期：2012-07-28
    • 文件大小：2kb
    • 提供者：lindenliu

  1. 基于Ve ri l og H DL的FI R数字滤波器设计与仿真

  2. 本文主要分析了FIR数字滤波器的基本结构和硬件构成特点，简要介绍了nR滤波器实现的方式优缺点；结合Ahera 公司的Stratix系列产品的特点．以一个基于MAC的8阶nR数字滤波器的设计为例，给出了使用Verilog硬件描述语言进 行数字逻辑设计的过程和方法。并且在QuartuslI的集成开发环境下编写HDL代码，进行综合；利用QuartusII内部的仿真器 对设计做脉冲响应仿真和验证。

  3. 所属分类：硬件开发

    • 发布日期：2014-01-11
    • 文件大小：170kb
    • 提供者：gaoxia729

  1. 《 Verilog HDL 程序设计教程》135例，源码

  2. 《 Verilog HDL 程序设计教程》135例； 。【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行

  3. 所属分类：硬件开发

    • 发布日期：2015-05-27
    • 文件大小：127kb
    • 提供者：feng1o

  1. 数字滤波器的MATLAB与FPGA实现代码

  2. 以Altera公司的FPGA器件为开发平台，采用MATLAB及Verilog语言为开发工具，详细阐述了数字滤波器技术的FPGA实现原理、结构、方法和仿真测试过程，并通过大量工程实例分析FPGA实现过程中的具体技术细节，有完整的MATLAB及Verilog实例工程代码，有利于工程技术人员学习参考。

  3. 所属分类：其它

    • 发布日期：2017-10-23
    • 文件大小：48mb
    • 提供者：winlive2013

  1. verilog HDL经典实例135例

  2. 《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并

  3. 所属分类：嵌入式

    • 发布日期：2009-04-04
    • 文件大小：155kb
    • 提供者：ljj0709

  1. FPGA数字信号处理（二）并行FIR滤波器Verilog设计

  2. 并行结构FIR滤波器的Verilog HDL代码，Vivado工程，含testbench与仿真，仿真结果优秀

  3. 所属分类：硬件开发

    • 发布日期：2018-06-06
    • 文件大小：4mb
    • 提供者：fpgadesigner

  1. FPGA数字信号处理（三）串行FIR滤波器Verilog设计

  2. 串行结构FIR滤波器的Verilog HDL代码，Vivado工程，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

  3. 所属分类：硬件开发

    • 发布日期：2018-06-06
    • 文件大小：2mb
    • 提供者：fpgadesigner

  1. 数字滤波器verilog代码

  2. 数字滤波器verilog代码

  3. 所属分类：硬件开发

    • 发布日期：2016-07-12
    • 文件大小：10kb
    • 提供者：wudw0919

  1. 基于Verilog HDL的FIR数字滤波器设计与仿真

  2. 本文主要分析了FIR数字滤波器的基本结构和硬件构成特点，简要介绍了FIR滤波器实现的方式优缺点；结合Altera公司的Stratix系列产品的特点，以一个基于MAC的8阶FIR数字滤波器的设计为例，给出了使用Verilog 硬件描述语言进行数字逻辑设计的过程和方法，并且在QuartusII的集成开发环境下编写HDL代码，进行综合；利用QuartusII内部的仿真器对设计做脉冲响应仿真和验证。

  3. 所属分类：其它

    • 发布日期：2020-10-18
    • 文件大小：147kb
    • 提供者：weixin_38548421

  1. 数字滤波器AlteraVerilog版.zip

  2. 该资源是杜勇老师的《数字滤波器设计的MATLAB与FPGA实现》一书的参考代码，用到的软件是quartus，用到的语言是Verilog。

  3. 所属分类：电信

    • 发布日期：2020-12-16
    • 文件大小：48mb
    • 提供者：dovings

  1. 单片机与DSP中的基于Verilog HDL的FIR数字滤波器设计与仿真

  2. 摘要：本文主要分析了FIR数字滤波器的基本结构和硬件构成特点，简要介绍了FIR滤波器实现的方式优缺点；结合Altera公司的Stratix系列产品的特点，以一个基于MAC的8阶FIR数字滤波器的设计为例，给出了使用Verilog 硬件描述语言进行数字逻辑设计的过程和方法，并且在QuartusII的集成开发环境下编写HDL代码，进行综合；利用QuartusII内部的仿真器对设计做脉冲响应仿真和验证       关键词：CPLD/FPGA  Verilog HDL  FIR  仿真      

  3. 所属分类：其它

    • 发布日期：2020-12-08
    • 文件大小：193kb
    • 提供者：weixin_38752074
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