注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. 简单CPU的设计

  2. 数字逻辑电路实验： lab15 简单CPU的设计实验包含代码，截图，报告等

  3. 所属分类：硬件开发

    • 发布日期：2011-11-01
    • 文件大小：1mb
    • 提供者：luonew91

  1. 七段译码器的设计实验

  2. 用verilog语言写的七段译码器的实验，尽管代码挺简洁的，但用处很大，对学习数字逻辑电路的同学很有帮助。

  3. 所属分类：专业指导

    • 发布日期：2012-03-31
    • 文件大小：301kb
    • 提供者：ba12346

  1. 基于Libero的数字逻辑设计仿真实验

  2. 基于Libero的数字逻辑设计仿真及验证实验Verilog代码及其测试平台设计代码

  3. 所属分类：C/C++

    • 发布日期：2014-03-26
    • 文件大小：13kb
    • 提供者：abc1755503541

  1. 数字电路十进制计数器实验报告含代码感想

  2. 1. 实验目的: (1) 学习同步十进制计数器的原理和设计方法,理解它与二进制计数器的区别 (2) 掌握灵活运用Verilog HDL语言进行各种描述与建模的技巧和方法 2. 实验要求: (1) 使用合适的方法来编程实现规定特性的十进制同步减法计数器 (2) 课前任务:在Xilink ISE上完成创建工程、编辑程序源代码、编译、综合、仿真、验证,确保逻辑正确性. (3) 撰写实验报告:含程序源代码、激励代码及其仿真波形、综合得到的电路图、实验结果分析以及对本实验的“思考与探索“部分所作的思考与探

  3. 所属分类：硬件开发

    • 发布日期：2018-12-16
    • 文件大小：280kb
    • 提供者：bernicechl

  1. 数字电路加减法器

  2. 1. 实验目的: (1) 学习二进制加/减法器运算器的原理和设计方法 (2) 掌握灵活运用Verilog HDL语言进行各种描述与建模的技巧和方法 2. 实验要求: (1) 使用结构建模方法来实现加减法器. (2) 课前任务:在Xilink ISE上完成创建工程、编辑程序源代码、编译、综合、仿真、验证,确保逻辑正确性. (3) 撰写实验报告:含程序源代码、激励代码及其仿真波形、综合得到的电路图、实验结果分析以及对本实验的”思考与探索”部分所作的思考与探索.

  3. 所属分类：硬件开发

    • 发布日期：2018-12-16
    • 文件大小：283kb
    • 提供者：bernicechl

  1. 数字电路JK触发器

  2. 1. 实验目的: (1) 学习JK触发器的原理和设计方法 (2) 掌握灵活运用Verilog HDL语言进行各种描述与建模的技巧和方法 2. 实验要求: (1) 使用合适的方法来实现JK触发器 (2) 课前任务:在Xilink ISE上完成创建工程、编辑程序源代码、编译、综合、仿真、验证,确保逻辑正确性. (3) 撰写实验报告:含程序源代码、激励代码及其仿真波形、综合得到的电路图、实验结果分析以及对本实验的”思考与探索”部分所作的思考与探索.

  3. 所属分类：硬件开发

    • 发布日期：2018-12-16
    • 文件大小：158kb
    • 提供者：bernicechl

  1. 数字电路基本寄存器

  2. 1. 实验目的: (1) 学习寄存器的原理和设计方法 (2) 掌握灵活运用Verilog HDL语言进行各种描述与建模的技巧和方法 2. 实验要求: (1) 使用合适的方法来编程实现规定功能的4位寄存器 (2) 课前任务:在Xilink ISE上完成创建工程、编辑程序源代码、编译、综合、仿真、验证,确保逻辑正确性. (3) 撰写实验报告:含程序源代码、激励代码及其仿真波形、综合得到的电路图、实验结果分析以及对本实验的”思考与探索”部分所作的思考与探索.

  3. 所属分类：硬件开发

    • 发布日期：2018-12-16
    • 文件大小：199kb
    • 提供者：bernicechl

  1. 数字逻辑实验verilog代码

  2. 数字逻辑实验verilog代码

  3. 所属分类：嵌入式

    • 发布日期：2016-12-11
    • 文件大小：902kb
    • 提供者：a128251857

  1. 逻辑2：数字逻辑模拟器-源码

  2. 逻辑模拟器2 一个正在进行中的/实验性的IDE，用于使用Francis Stokes（ ）进行实验 安装 npm install npm run serve 特征 类似于Verilog的微子集DSL，用于编码逻辑门阵列（使用Antlr解析） 基于摩纳哥的代码编辑器，具有自动掉毛/错误报告，智能缩进，代码折叠，提示 IDE对接ui由JupyterLab的Lumino小部件提供 示意图可视化由d3-hwschematic提供 具有图形跟踪输出和原理图动画的Testbench仿真 电路描述为门，布

  3. 所属分类：其它