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  1. 数字锁相环设计源程序

  2. 数字锁相环设计源程序， PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上； 顶层文件是PLL.GDF

  3. 所属分类：专业指导

    • 发布日期：2009-06-06
    • 文件大小：120832
    • 提供者：class125good

  1. EDA—EDA技术实用教程(pdf影印)

  2. 学习VHDL和FPGA的经典资料 第 1 章 概述 1.1 EDA 技术及其发展 1.2 EDA 技术实现目标 1.3 硬件描述语言VHDL 1.4 VHDL 综合 1.5 基于VHDL 的自顶向下设计方法 1.3 EDA 技术的优势 1.3 EDA 的发展趋势 【习题】 第 2 章 EDA 设计流程及其工具 2.1 设计流程 2.1.1 设计输入(原理图／HDL 文本编辑) 2.1.2 综合 2.1.3 适配 2.1.4 时序仿真与功能仿真 2.1.5 编程下载 2.1.6 硬件测试 2.2

  3. 所属分类：硬件开发

    • 发布日期：2010-06-07
    • 文件大小：8388608
    • 提供者：zt839486421

  1. EDA—EDA技术实用教程

  2. 综合 1.5 基于VHDL 的自顶向下设计方法 1.3 EDA 技术的优势 1.3 EDA 的发展趋势 【习题】 第 2 章 EDA 设计流程及其工具 2.1 设计流程 2.1.1 设计输入(原理图／HDL 文本编辑) 2.1.2 综合 2.1.3 适配 2.1.4 时序仿真与功能仿真 2.1.5 编程下载 2.1.6 硬件测试 2.2 ASIC 及其设计流程 2.2.1 ASIC 设计方法 2.2.2 一般ASIC 设计的流程 2.3 常用EDA 工具 2.3.1 设计输入编辑器 2.3.2

  3. 所属分类：硬件开发

    • 发布日期：2010-11-19
    • 文件大小：8388608
    • 提供者：sundyqt

  1. 全数字锁相环原程序字

  2. 全数字锁相环原程序PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上； 顶层文件是PLL.GDF

  3. 所属分类：电信

    • 发布日期：2012-04-02
    • 文件大小：122880
    • 提供者：sunpat

  1. 基于FPGA的ADPLL（含VHDL程序）

  2. 基于FPGA的全数字锁相环设计，含有VHDL源程序，很不错的。

  3. 所属分类：硬件开发

    • 发布日期：2012-04-05
    • 文件大小：774144
    • 提供者：rambo_verilog

  1. 数字锁相环设计源程序

  2. 数字锁相环代码 硬件设计 FPGA

  3. 所属分类：硬件开发

    • 发布日期：2014-04-23
    • 文件大小：120832
    • 提供者：u013216156

  1. PLL式数字锁相环设计源程序

  2. PLL式数字锁相环设计源程序，基于Altera平台，供初学入门者参考使用。

  3. 所属分类：硬件开发

    • 发布日期：2019-02-22
    • 文件大小：120832
    • 提供者：latelinux