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搜索资源列表

  1. 计算机组成原理实验1-四位ALU算术逻辑单元设计实验

  2. 一. 实验目的 1.了解ALU的功能和使用方法 2.认识和掌握超前进位的设计方法 3.认识和掌握ALU的逻辑电路组成 4.认识和掌握ALU的设计方法 二. 实验原理 从结构原理图上可推知，本实验中的ALU运算逻辑单元由4个一位的ALU运算逻辑单元组成。每位的ALU电路由全加器和函数发生器组成。事实上，是在全加器的基础上，对全加器功能的扩展来实现符合要求的多种算术/逻辑运算的功能。为了实验多种功能的运算，An、Bn数据是不能直接与全加器相连接的，它们受到功能变量F3—F1的制约，由此，可由An、

  3. 所属分类：C

    • 发布日期：2009-12-10
    • 文件大小：403kb
    • 提供者：L416116256

  1. 数字逻辑与数字系统设计习题答案王永军 李景华

  2. 第一章 数字逻辑基础 作业及参考答案 （2008.9.25） P43 1-11 已知逻辑函数 ，试用真值表、卡诺图和逻辑图表示该函数。 解：（1）真值表表示如下： 输 入 输出 A B C F 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 （2）卡诺图表示如下： 00 01 11 10 0 0 1 0 1 1 1 1 1 1 由卡诺图可得 ＝ （3）逻辑图表示如下： 1-12 用与非门和或非门实现下列函数，并画出

  3. 所属分类：C

    • 发布日期：2010-03-29
    • 文件大小：5mb
    • 提供者：cheerup8

  1. 德州仪器公司数字逻辑数据手册

  2. 德州仪器公司数字逻辑电路数据手册德州仪器公司数字逻辑电路数据手册德州仪器公司数字逻辑电路数据手册德州仪器公司数字逻辑电路数据手册德州仪器公司数字逻辑电路数据手册德州仪器公司数字逻辑电路数据手册德州仪器公司数字逻辑电路数据手册德州仪器公司数字逻辑电路数据手册德州仪器公司数字逻辑电路数据手册德州仪器公司数字逻辑电路数据手册德州仪器公司数字逻辑电路数据手册德州仪器公司数字逻辑电路数据手册德州仪器公司数字逻辑电路数据手册德州仪器公司数字逻辑电路数据手册德州仪器公司数字逻辑电路数据手册德州仪器公司数字逻

  3. 所属分类：专业指导

    • 发布日期：2010-04-18
    • 文件大小：4mb
    • 提供者：tianjinzhangli

  1. 数据逻辑电路设计实验作业

  2. 1．（设计实验）用与非门组成其它电路并测试验证 2．(设计实验)测试用异或、与或非门组成的全加器的逻辑功能。

  3. 所属分类：专业指导

    • 发布日期：2010-06-21
    • 文件大小：68kb
    • 提供者：laoqiqi

  1. 一种基于FPGA／SOPC的逻辑分析仪设计

  2. 摘要：设计一种基于FPGA／SOPC的逻辑分析仪器，通过自定义的软核把各个外围功能部件和数字逻辑电路连结在一 块FPGA中，在Nios．II软核的控制下自动实现32个通道、100 MHz采样速率、256 K存储深度的逻辑信号的采集、触发、存 储及显示等功能。文中详细介绍逻辑分析仪的SOPC设计思想和实现原理，同时叙述了采样和数据存储电路以及触发核 中序列触发的设计方法。实践表明，该设计方法是有效和切实可行的。

  3. 所属分类：硬件开发

    • 发布日期：2010-11-11
    • 文件大小：302kb
    • 提供者：wc110888

  1. 《数据逻辑电路》课程设计 交通灯问题

  2. 1 设计任务及要求 (1) 设计一个用于十字路口的交通灯控制器。能显示十字路口东西、南北两个方向的红、黄、绿的指示状态。 (2) 具有倒计时功能。用两组数码管作为东西和南北方向的倒计时显示，主干道每次放行（绿灯）60秒，支干道每次放行（绿灯）45秒，在每次由绿灯变成红灯的转换过程中，要亮黄灯5秒作为过渡。 (3) 黄灯每秒闪亮一次。

  3. 所属分类：专业指导

    • 发布日期：2011-03-20
    • 文件大小：325kb
    • 提供者：yk758204203

  1. 《数据逻辑电路》课程设计 交通灯

  2.  目录 一 设计任务及要求 二 总体设计方案 三 控制电路设计  3.1 控制电路工作原理  3.2控制电路设计过程 四 倒计时电路设计  4.1具有同步置数功能的十进制减法计数器设计  4.2主干道和支干道倒计时电路设计 五 译码显示电路设计  5.1动态显示工作原理  5.2动态显示及译码电路设计 六 总体电路设计  6.1总体电路  6.2电路工作说明 七 电路仿真调试  7.1控制电路仿真调试  7.2倒计时电路仿真调试  7.3译码显示电路仿真调试  7.4

  3. 所属分类：专业指导

    • 发布日期：2011-03-20
    • 文件大小：790kb
    • 提供者：yk758204203

  1. 第7章数据流模型化-Verilog HDL语言

  2. 本章讲述Verilog HDL语言中连续赋值的特征。连续赋值用于数据流行为建模；相反，过 程赋值用于(下章的主题)顺序行为建模。组合逻辑电路的行为最好使用连续赋值语句建模

  3. 所属分类：软件测试

    • 发布日期：2011-04-01
    • 文件大小：145kb
    • 提供者：huangyx223

  1. TI 德州仪器 数字逻辑电路 数据手册指南

  2. TI 德州仪器 数字逻辑电路 数据手册指南

  3. 所属分类：硬件开发

    • 发布日期：2011-05-10
    • 文件大小：8mb
    • 提供者：chaosun00700

  1. VHDL与数字电路设计

  2. VHDL 数据类型与命令语句 组合逻辑电路

  3. 所属分类：专业指导

    • 发布日期：2011-05-17
    • 文件大小：6mb
    • 提供者：ylpj2011

  1. 中国矿业大学数字逻辑习题答案上.

  2. 用数字信号完成对数字量进行算术运算和逻辑运算的电路称为数字电路，或数字系统。由于它具有逻辑运算和逻辑处理功能，所以又称数字逻辑电路。现代的数字电路由半导体工艺制成的若干数字集成器件构造而成。逻辑门是数字逻辑电路的基本单元。存储器是用来存储二值数据的数字电路。从整体上看，数字电路可以分为组合逻辑电路和时序逻辑电路两大类

  3. 所属分类：专业指导

    • 发布日期：2011-09-23
    • 文件大小：2mb
    • 提供者：haosky123

  1. VHDL语言与数字逻辑电路设计

  2. VHDL语言与数字逻辑电路设计 包含数据类型、数据对象、操作符的说明和用法

  3. 所属分类：其它

    • 发布日期：2011-11-17
    • 文件大小：2mb
    • 提供者：ling6344

  1. 换体DMA高速数据采集电路的CPLD实现

  2. 绍了块体DMA高速数据采集电路原理及其CPLD实现。用CPLD设计双端口RAM缓存、控制译码、时序逻辑电路,很好地解决了电路元件所占体积大、电路复杂、不能实现在线升级等问题,大大提高了系统的整体性能。

  3. 所属分类：其它

    • 发布日期：2020-08-05
    • 文件大小：86kb
    • 提供者：weixin_38743076

  1. 换体DMA高速数据采集电路原理及其CPLD实现

  2. 绍了换体DMA高速数据采集电路原理及其CPLD实现。用CPLD设计双端口RAM缓存、控制译码、时序逻辑电路，很好地解决了电路元件所占体积大、电路复杂、不能实现在线升级等问题，大大提高了系统的整体性能。

  3. 所属分类：其它

    • 发布日期：2020-08-02
    • 文件大小：84kb
    • 提供者：weixin_38686041

  1. 一种1394总线分析逻辑电路的设计与实现

  2. 1394总线标准具有灵活、高速和可扩展的特性，为确保新一代航空1394总线系统功能、性能正确性，总线协议符合性及系统应用可靠性，对航空1394总线系统进行系统测试成为必要手段。提出了一种用于1394总线数据分析的逻辑电路，该逻辑电路内嵌于1394分析设备硬件中，可实现1394总线数据和状态的监控、分析和存储，再通过其主机接口读取分析结果。经过1394总线系统的联试、试验及试飞测试任务，充分表明该逻辑电路可有效监控分析1394总线，对于促进航空领域1394总线系统的研制具有重要意义。

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：374kb
    • 提供者：weixin_38665122

  1. 元器件应用中的中规模组合逻辑电路数据选择器

  2. 在多路数据传送过程中，能够根据需要将其中一路挑选出来作为输出的电路，称为数据选择器，也称为多路选择器或多路开关。下面以8选1数据选择器74LS151为例说明其工作原理。 　　74LS151是一种典型的集成数据选择器，其逻辑图和引脚图如图1所示，它有3个地址输人端A2A1AO，可选择DO～D78个数据，G是输人使能端，低电平有效。有两个互补输出端：同相输出端Y和反相输出端W＝Y，功能表见表1。 　　表1 74LS151的功能表图1 74LS15l逻辑图和引脚图 　　欢迎转载，信息来源维库电子

  3. 所属分类：其它

    • 发布日期：2020-11-13
    • 文件大小：100kb
    • 提供者：weixin_38670318

  1. EDA/PLD中的换体DMA高速数据采集电路的CPLD实现

  2. 摘要：介绍了块体DMA高速数据采集电路原理及其CPLD实现。用CPLD设计双端口RAM缓存、控制译码、时序逻辑电路，很好地解决了电路元件所占体积大、电路复杂、不能实现在线升级等问题，大大提高了系统的整体性能。     关键词：换体DMA CPLD 双端口RAM 在线升级 在许多仪器和控制系统中，高速数据采集电路是必不可少的，也是经常需要解决的问题。数据采集电路设计方法很多，但往往离不开A/D转换电路、数据缓存电路、控制逻辑电路、地址发生器、址译码电路等。而数据缓存、控制逻辑、地址译码等电路

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：185kb
    • 提供者：weixin_38614952

  1. 通信与网络中的快捷微型逻辑电路(TinyLogicTM)移动设备的解决方案

  2. 移动手机发展迅速，目前的2.5G手机以及正在研究的3G和4G手机在未来的两到三年将会提供更高的数据速率，增加更多的用户功能和存储器。所有这些都要求用最低的功耗，以延长电池充电的间隔。   为了配合这种发展趋势，快捷(Fairchild)在已有的单门、双门以及三门的逻辑功能电路基础上,开发了微型逻辑电路。除了通用电路，还有专用逻辑电路，模拟和数字开关电路等——所有这些都是采用尽可能小的封装。微型逻辑电路性能和独特的解决办法满足了下一代手机发展的需要，也可以满足其它无线和可携带的计算设备

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：87kb
    • 提供者：weixin_38712874

  1. 用微微秒光脉冲进行逻辑电路的直接寻址

  2. 用微微秒光脉冲对超快集成电路进行直接寻址,在电子学及数据处理中有许多应用。这些应用包括以新的鲜明的方式来表征千兆赫逻辑电路的速度，复杂电路中问题和故障的无接触诊断，以及未来高速数据处理机和超级计算机中数据输入和互联接的新可能。

  3. 所属分类：其它

  1. 基于高速CMOS时钟的数据恢复电路设计与仿真

  2. 文中基于2.5 GB/s的高速型数据收发器模型，采用SMIC 0.18 μm的双半速率CMOS时钟进行数据的恢复处理。设计CMOS时钟主要包含：提供数据恢复所需等相位间隔参考时钟的1.25 GHz、16相频锁相环电路；采用电流逻辑模式前端电路构成的复用CDR环路；滤除亚稳态时钟的采样超前、滞后鉴相器；选择时钟与相位插值的控制时钟电路，以及基于折半、顺序查询算法的数字滤波电路。并对时钟进行数模混合仿真检测，测试结果表明：电路对于2.5 GB/s的差分输入数据，可快速高效完成数据恢复和时钟定时复位，

  3. 所属分类：其它

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