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  1. Verilog实例（经典135例）

  2. 很实用的Verilog实例！ 目录：王金明：《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波

  3. 所属分类：嵌入式

    • 发布日期：2009-09-08
    • 文件大小：127kb
    • 提供者：kevinsjtu

  1. VB编程资源大全（源码 其它3）

  2. 556,delay1.zip 源码设计中的延时功能(1KB)557,type_1.zip 趣味打字2.1(233KB)558,test1.zip asp编写动态网页计数器(1KB)559,hztosm.zip 汉字转声母完全源代码(90KB)560,formatfloppy.zip 格式化 软盘源代码(13KB)561,freespace.zip 获取磁盘剩余空间(3KB)562,setscreen 设置屏幕分辨率(7KB)563,snapwindow.zip 一个抓图的小程序(14KB)56

  3. 所属分类：VB

    • 发布日期：2007-10-18
    • 文件大小：5mb
    • 提供者：zhangxucool

  1. VB编程资源大全（源码 其它4）

  2. 556,delay1.zip 源码设计中的延时功能(1KB)557,type_1.zip 趣味打字2.1(233KB)558,test1.zip asp编写动态网页计数器(1KB)559,hztosm.zip 汉字转声母完全源代码(90KB)560,formatfloppy.zip 格式化 软盘源代码(13KB)561,freespace.zip 获取磁盘剩余空间(3KB)562,setscreen 设置屏幕分辨率(7KB)563,snapwindow.zip 一个抓图的小程序(14KB)56

  3. 所属分类：VB

    • 发布日期：2007-10-18
    • 文件大小：5mb
    • 提供者：zhangxucool

  1. verilog HDL经典程序实例135例

  2. Verilog HDL程序设计教程》程序例子，带说明。【例 3.1】4 位全加器 【例 3.2】4 位计数器【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序【例 3.5】“与-或-非”门电路【例 5.1】用 case语句描述的 4 选 1 数据选择器【例 5.2】同步置数、同步清零的计数器【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值【例 5.5】用 begin-end 串行块产生信号波形【例 5.6】用 fork-join 并行块产生信号波形【

  3. 所属分类：嵌入式

    • 发布日期：2010-07-23
    • 文件大小：155kb
    • 提供者：do622

  1. 王金明：《Verilog HDL程序设计教程》135例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：嵌入式

    • 发布日期：2011-02-24
    • 文件大小：127kb
    • 提供者：zhlyz2003

  1. verilog HDL设计实例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：专业指导

    • 发布日期：2011-06-14
    • 文件大小：155kb
    • 提供者：wwe12580

  1. 数字时钟设计，用的是vhdl语言

  2. 根据以上对于多功能数字钟的功能的描述，可以将整个的电路设计分为以下几个模块： 分频模块：由于实验电路板上所能提供的只有1Khz和6Mhz的信号，而本设计过 程的即时以及跑表模块需要1hz、100hz和4hz的时钟信号。 控制模块：为达到多动能数字钟在计时、校时、显示日历、跑表等不同的模块之间 切换，需要控制模块产生时序要不相冲突的控制信号，保证各个模块的功能有序的执行。 计时模块：在输入的1hz时钟信号，产生显示的AM、PM、时、分、秒信号，由 于要涉及到后面的校时模块，这里采用带有置数的计时

  3. 所属分类：其它

    • 发布日期：2013-09-25
    • 文件大小：203kb
    • 提供者：zhou8023chao

  1. verilog数字跑表

  2. verilog数字跑表 建模仿真验证 包含代码和详细分析

  3. 所属分类：嵌入式

    • 发布日期：2014-06-23
    • 文件大小：415kb
    • 提供者：u012916334

  1. 《 Verilog HDL 程序设计教程》135例，源码

  2. 《 Verilog HDL 程序设计教程》135例； 。【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行

  3. 所属分类：硬件开发

    • 发布日期：2015-05-27
    • 文件大小：127kb
    • 提供者：feng1o

  1. verilog HDL经典实例135例

  2. 《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并

  3. 所属分类：嵌入式

    • 发布日期：2009-04-04
    • 文件大小：155kb
    • 提供者：ljj0709

  1. 数字跑表设计工程文件.zip

  2. 数电课设从仿真到AD原理图pcb再到VERILOG程序

  3. 所属分类：嵌入式

    • 发布日期：2019-06-15
    • 文件大小：11mb
    • 提供者：weixin_44862868

  1. stopwatch-js:秒表实用程序类，用于以单元测试范围管理经过的时间（以毫秒为单位）-源码

  2. 跑表 简单类实用程序，用于跟踪经过的时间（以毫秒为单位）。 如何通过NPM / node.js使用StopWatch类 从终端/ CMD线安装 npm i slime/stopwatch 用法：首先从StopWatch类实例化一个新的StopWatch对象实例 const StopWatch = require("slime/stopwatch"); let stopWatch = new StopWatch(); 使用以下命令启动，停止，恢复或重置的API： stopWatch.start

  3. 所属分类：其它

    • 发布日期：2021-03-19
    • 文件大小：50kb
    • 提供者：weixin_42102272