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搜索资源列表

  1. 可变时钟结构的任意波形发生器消除了DDS的局限性

  2. 目前，大多数数字式信号发生器采用直接数字合成技术（DDS）方式。在DDS信号发生器中，RAM地址增量是由增量寄存器和相位累加器组成的数字模块利用一个固定的时钟频率确定的。 RAM内容存有所希望的波形（例如正弦波）的每一循环（360度）中各个点的幅度值。通常情况下，所采用点的数量要等于或大于垂直幅度点的数量。

  3. 所属分类：专业指导

    • 发布日期：2010-03-19
    • 文件大小：338kb
    • 提供者：xiaoxiayaya

  1. 精解 SPI 的 CPHA 时钟相位与 CPLK 时钟极性

  2. 精解 SPI 的 CPHA 时钟相位与 CPLK 时钟极性

  3. 所属分类：专业指导

    • 发布日期：2010-06-17
    • 文件大小：505kb
    • 提供者：gui_ya

  1. 时钟抖动(CLK)和相位噪声之间的转换

  2. 介绍了时钟抖动和相位噪声之间的换算原理和公式

  3. 所属分类：硬件开发

    • 发布日期：2011-08-13
    • 文件大小：119kb
    • 提供者：eande76

  1. 相位噪声和抖动的功率谱密度-理论数据分析和实验结果

  2. 模数和数模转换器采样时钟内的抖动会对可实现的最大信噪比造成限制。 本应用笔记阐述了相位噪声和抖动的定义，绘制了其功率谱密度，介绍了时域和频域测量技术，解释了实验室设备的不利因素并提供这些技术的校正要素。所提出的理论有实验结果支持，可用于解决实际问题。 作者：Gil Engel

  3. 所属分类：硬件开发

    • 发布日期：2012-09-29
    • 文件大小：5mb
    • 提供者：hqmjxf

  1. 时钟抖动和相位噪声对数据采集的影响

  2. 时钟抖动和相位噪声 对数据采集的影响，是一篇极好的文章。。

  3. 所属分类：硬件开发

    • 发布日期：2014-06-05
    • 文件大小：581kb
    • 提供者：ustcer2

  1. 时钟域的切换方法

  2. 可以通过PPT了解FPGA中的时域内容，时钟频率相同但是相位不同，这种情况一般采用ram进行多bit数据总线进行切换时钟域

  3. 所属分类：硬件开发

    • 发布日期：2015-06-19
    • 文件大小：754kb
    • 提供者：u014565366

  1. 相位噪声和抖动的功率谱密度.理论.数据分析和实验结果

  2. 相位噪声和抖动的功率谱密度:理论、数据分析和实验结果 电子设备有多种技术可以生成时钟。电路包括R-C反馈电路、定时器、振荡器和晶体及晶体振荡器。根据具体电路要求，人们可能接受高相位噪声（抖动）的廉价时钟源。但是，最近的新器件要求更出色的时钟性能，也就是更昂贵的时钟源。人们对转换器采样信号的频谱纯度也提出同样的要求，尤其是在当前高性能转换器测试过程中使用频率合成器作为时钟源时。下面章节介绍了相位噪声和抖动的定义。然后结合相位噪声和抖动，通过数学推导形成其频率表示形式。频域表示法或功率谱密度用来直

  3. 所属分类：电信

    • 发布日期：2015-11-04
    • 文件大小：5mb
    • 提供者：louisignal

  1. FPGA之时钟相位的理解

  2. 有关FPGA的设计项目中经常需要用到多个时钟，有些辅助器件的控制时钟和驱动时钟具有不同的相时钟相位，因此本文对时钟的相位作了仿真及图示说明

  3. 所属分类：嵌入式

    • 发布日期：2018-05-01
    • 文件大小：31kb
    • 提供者：krishnaand

  1. 相位噪声和抖动是对同一种现象的两种不同的定量方式

  2. 详述相位噪声和抖动详述相位噪声和抖动　

  3. 所属分类：网络设备

    • 发布日期：2018-10-30
    • 文件大小：93kb
    • 提供者：weixin_43559861

  1. 基于GPS与恒温晶振的瞬变电磁同步时钟系统

  2. 针对恒温晶振长期稳定性差和GPS易受干扰、短期稳定性差等问题,设计了基于GPS与恒温晶振的瞬变电磁同步时钟系统。该系统采用"ARM+CPLD"的模式作为核心处理单元,以GPS的秒脉冲信号为基准,采用频率偏差测量模块在2个相邻的秒脉冲之间对高频信号的晶振频率进行检测,并采用自适应PID控制器实现对恒温晶振输出频率的调节,有效地解决了因单个频率偏差过大而影响恒温晶振控制电压精度的问题,提高了系统的稳定性;以秒脉冲信号为计时器,定时对分频器进行复位操作,实现了恒温晶振累积误差的自动消除,保证了输出信号

  3. 所属分类：其它

    • 发布日期：2020-05-11
    • 文件大小：307kb
    • 提供者：weixin_38701156

  1. 将振荡器相位噪声转换为时间抖动.pdf

  2. 为实现高信噪比(SNR)，ADC的孔径抖动必须很低(参见参考文献1、2和3)。目前可提供孔 径抖动低至60 fs rms的ADC(AD9445 14位125 MSPS和AD9446 16位100 MSPS)。为了避免降 低ADC的性能，必须采用抖动极低的采样时钟，因为总抖动等于转换器内部孔径抖动与外 部采样时钟抖动的方和根。然而，用于产生采样时钟的振荡器常常用相位噪声而非时间抖 动来描述特性。本文的目的就是提出一种简单的方法来将振荡器相位噪声转换为时间抖 动。

  3. 所属分类：电信

    • 发布日期：2020-04-14
    • 文件大小：372kb
    • 提供者：mxy23

  1. XDC 约束技巧之时钟篇.pdf

  2. XDC 约束技巧之时钟篇推荐的做法是,由用户来指定这类衍生时钟的名字,其余频率等都由 自动推 导。这样就只需写明 的三个,其余不写即可。如上所示 当然,此类情况下用户也可以选择完全由自己定义衍生时钟,只需补上其余表示频 率相位关系的,包括 等等。需要注意的是,一旦 在 的输出检测到用户自定义的衍生时钟,就会报告一个 提 醒用户这个约束会覆盖工具自动推导出的衍生时钟(例外的情况见文章下半段重叠时钟部 分的描述),用户须保证自己创建的衍生钟的频率等属性正确 用户自定义的衍生时钟 工具不能自动推导出衍

  3. 所属分类：硬件开发

    • 发布日期：2019-07-28
    • 文件大小：930kb
    • 提供者：td345

  1. FPGA之时钟相位的理解.rar

  2. FPGA之时钟相位的理解.rar

  3. 所属分类：编解码

    • 发布日期：2020-06-07
    • 文件大小：27kb
    • 提供者：beau_lily

  1. 如何选择环路带宽平衡抖动、相位噪声、锁定时间或杂散

  2. 作为最重要的设计参数之一，选择环路带宽涉及到抖动、相位噪声、锁定时间或杂散之间的平衡。适合抖动的最优环路带宽BWJIT也是数据转换器时钟等许多时钟应用的最佳选择。如果BWJIT并非最佳选择，首先要做的仍是寻找最优环路带宽。

  3. 所属分类：其它

    • 发布日期：2020-07-15
    • 文件大小：127kb
    • 提供者：weixin_38681218

  1. 基于AD9516的宽带高动态数字中频系统采样时钟设计与应用

  2. 数字中频系统中高速ADC、DAC 对采样时钟有着很高的要求,对此设计了一种新的基于AD9516 的CDMA2000 数字中频系统采样时钟合成方案。本文在提出该数字中频系统硬件方案的基础上,介绍了AD9516 芯片及其在本系统中的具体应用,给出了MCU 与AD9516 数据通信方式和芯片主要寄存器配置内容,且详细分析了时钟相位噪声和时钟抖动的测试方法。最终在对基于此时钟方案制作出来的数字中频系统PCB 板仔细调试之后,测试了时钟相噪与抖动以及整个系统SNR ,整体指标达到设计要求。

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：343kb
    • 提供者：weixin_38653296

  1. 基于AD9516的宽带高动态数字中频系统采样时钟设计与应用

  2. 摘　要:数字中频系统中高速ADC、DAC 对采样时钟有着很高的要求,对此设计了一种新的基于AD9516 的CDMA2000 数字中频系统采样时钟合成方案。本文在提出该数字中频系统硬件方案的基础上,介绍了AD9516 芯片及其在本系统中的具体应用,给出了MCU 与AD9516 数据通信方式和芯片主要寄存器配置内容,且详细分析了时钟相位噪声和时钟抖动的测试方法。最终在对基于此时钟方案制作出来的数字中频系统PCB 板仔细调试之后,测试了时钟相噪与抖动以及整个系统SNR ,整体指标达到设计要求。 　　

  3. 所属分类：其它

    • 发布日期：2020-11-03
    • 文件大小：336kb
    • 提供者：weixin_38694674

  1. DP83640 IEEE 1588 PTP同步时钟输出

  2. 1.0 引言 　　许多工业、测试和测量、通信应用都要求高精度的时钟 信号以便同步控制信号和捕捉数据等。在标准以太网中应用 的IEEE 1588精密时间协议（PTP）为传播主时钟时序给系 统中的许多结点提供了一种方法。当前的实现方法单纯依靠 软件，或软件和FPGA或ASIC的混合。尽管用这些实现方法 的结点能基于主时钟来产生时钟输出信号，但这样的信号精 度不足以满足系统对极低的时钟抖动的要求。此外，系统上 的时钟相位对准也有严格要求。DP83640精密PHYTER:registered:提 供了

  3. 所属分类：其它

    • 发布日期：2020-11-08
    • 文件大小：34kb
    • 提供者：weixin_38546846

  1. 系统时钟的设计

  2. 在设计FPGA时，有时需要将整块板或整个系统的时钟综合起来考虑，本节主要介绍系统时钟的设计。 　　芯片之间互连时，有源同步和系统同步两种方式。无论采用何种同步方式，在需要调整时钟数据相位时，应参考DOM和PLL用法、考虑引脚延时和PCB延时等，以便综合考虑时钟方案。 　　在设计FPGA时，经常需要为其他芯片或系统提供时钟。比如要为外部的SSRAM提供时钟，为了能够保证所提供的时钟和数据的相位关系，通常的做法是采用外部时钟反馈方案。馈线的长度等于FPGA到外围器件的时钟线的长度，这样可以保证内

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：70kb
    • 提供者：weixin_38653385

  1. 数字时钟管理器

  2. Spartan-3、Spartan-3E、Spartan-3A和Spartan-3AN器件都提供了高性能的数字时钟管理器(Digital Cloak Manager，DOM)，它是基于Xilinx的其他系列器件所采用的数字延迟锁相环(DelayLocked Loop，DLL)模块。在时钟的管理与控制方面，DOM与DLL相比功能更强大，使用更灵活。DCM的功能包括消除时钟的延时、频率的合成及时钟相位的调整等系统方面的需求。 　　由于DOM把高性能的时钟直接整合到FPGA全局时钟分配网络，因此DC

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：107kb
    • 提供者：weixin_38696877

  1. 电子测量中的美信推出用于BPON和GPON的时钟相位定位仪

  2. 美信推出业界首个阵发模式时钟相位定位仪(CPA)MAX3634，可用于BPON和GPON产品。其速率达622Mbps，前13位速率为1.244Gbps，该器件能与光线路终端(OLT)限幅放大器直流耦合，由限幅放大器获得上流突发数据，并提供时钟和时钟校准同步差分输出。将OLT系统时钟用作1/8数据传输率参考标准，MAX3634能校准输入数据，确保在前13位突发数据内获得信号。  　　这款新型CPA的高频抖动容差大于0.8UI，能提供满足各种PMD级GPON规范的连续高速LVPECL时钟和数据输出，

  3. 所属分类：其它

    • 发布日期：2020-11-28
    • 文件大小：37kb
    • 提供者：weixin_38535848
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