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搜索资源列表

  1. 74系列芯片名称及解释

  2. 74系列芯片名称及解释 型号 内容 ---------------------------------------------------- 74ls00 2输入四与非门 74ls01 2输入四与非门 (oc) 74ls02 2输入四或非门 74ls03 2输入四与非门 (oc) 74ls04 六倒相器 74ls05 六倒相器(oc) 74ls06 六高压输出反相缓冲器/驱动 器(oc,30v) 74ls07 六高压输出缓冲器/驱动器(oc,30v) 74ls08 2输入四与门 74ls09

  3. 所属分类：嵌入式

    • 发布日期：2009-07-27
    • 文件大小：11kb
    • 提供者：txwlltt

  1. Verilog实例（经典135例）

  2. 很实用的Verilog实例！ 目录：王金明：《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波

  3. 所属分类：嵌入式

    • 发布日期：2009-09-08
    • 文件大小：127kb
    • 提供者：kevinsjtu

  1. 模可变计数器的VHDL实现

  2. VHDL的实现，有个变模位，当m为0时，实现23计数，当m为1时，实现109计数，如果要求其他的计数的话，只要稍稍改动就可

  3. 所属分类：专业指导

    • 发布日期：2009-10-29
    • 文件大小：1016byte
    • 提供者：yuyuqifei

  1. EDA大作业--含异步清零和同步时钟的模可变计数器设计（VHDL）

  2. CLK为时钟输入，RST为异步清零端，D[2..0]为模式控制端，可实现8种不同模式的计数方式，本计数器可供选择的计数模式分别为：七进制，十二进制，二十四进制，二十八进制，三十进制，三十一进制，六十进制，三百六十五进制。

  3. 所属分类：专业指导

    • 发布日期：2009-11-09
    • 文件大小：141kb
    • 提供者：hefeiyan

  1. eda 实验报告 南昌大学

  2. 实验一 1位二进制全减器设计 ；实验二 模可变计数器设计；实验三 序列信号发生器与检测器设计；实验四 数字钟设计

  3. 所属分类：专业指导

    • 发布日期：2010-01-07
    • 文件大小：4mb
    • 提供者：jj123x

  1. 模可变计数器的设计（VHDL语言）

  2. 模可变计数器的设计（VHDL语言）是一个控制位M，当M=0时，模23计数；当M=1时，模109计数。

  3. 所属分类：专业指导

    • 发布日期：2010-10-31
    • 文件大小：79kb
    • 提供者：ll448763171

  1. verilog HDL设计实例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：专业指导

    • 发布日期：2011-06-14
    • 文件大小：155kb
    • 提供者：wwe12580

  1. 模可变计数器设计

  2. 学习多层次设计方法，设计一位控制为M，使M=0;模23记数；M=1；实现109记数；结果用静态数码管显示。

  3. 所属分类：专业指导

    • 发布日期：2011-11-23
    • 文件大小：239kb
    • 提供者：chewbee88

  1. EDA实验报告

  2. 本资源为基于QuartusII的用VHDL语言编写的EDA实验程序及报告，主要包括全加器，全减器，模可变计数器，序列发生器等是设计！

  3. 所属分类：嵌入式

    • 发布日期：2012-05-20
    • 文件大小：203kb
    • 提供者：lin179590026fly

  1. 模可变计数器

  2. 模可变计数器 vhdl实现 验证过 编译通过

  3. 所属分类：其它

    • 发布日期：2012-06-04
    • 文件大小：372kb
    • 提供者：pulala19880912

  1. 基于VHDL的模可变计数器

  2. 为便于查找该路径中的文件名以中文命名，需改为纯英文即可调试仿真!

  3. 所属分类：硬件开发

    • 发布日期：2012-11-11
    • 文件大小：441kb
    • 提供者：lixiaomingtama

  1. EDA实验的全部试验程序

  2. EDA实验全部程序 交通灯 模可变计数器 一位全加器 序列发生器和检测器

  3. 所属分类：硬件开发

    • 发布日期：2013-01-06
    • 文件大小：144kb
    • 提供者：zjzjliuwei

  1. eda 模可变计数器

  2. eda 模可变计数器代码 只有代码 没有引脚分配

  3. 所属分类：硬件开发

    • 发布日期：2013-10-29
    • 文件大小：17kb
    • 提供者：u012616403

  1. 模可变计数器vhdl设计

  2. library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity mod2 is port(clk,rst,m,en:in std_logic; cq1:out std_logic_vector(3 downto 0); cq2:out std_logic_vector(3 downto 0)); end mod2; architecture behav of mod2 is signal cq

  3. 所属分类：其它

    • 发布日期：2008-12-07
    • 文件大小：1kb
    • 提供者：changkaiwen12

  1. 模可变递增同步计数器.zip

  2. 熟练掌握计数器的设计和检测。  学习并掌握信号的简单检测以及其电路的设计。  学会利用所学知识设计不同要求的电路以实现不同的逻辑功 能。           熟练multisim的操作技能 设计一个模可变递增同步计数器，当控制信号X=0时为三进制计数器， X=1 时为四进制计数器。设置一个进位输出端C。 内部包含ms文件。

  3. 所属分类：互联网

    • 发布日期：2020-08-24
    • 文件大小：233kb
    • 提供者：weixin_44212628

  1. EDA/PLD中的基于VHDL的多功能可变模计数器设计

  2. 0 引 言 　　随着电子技术、计算机技术和EDA技术的不断发展，利用FPGA／CPLD进行数字系统的开发已被广泛应用于通信、航天、医疗电子、工业控制等领域。与传统电路设计方法相比，FPGA／CPLD具有功能强大，开发周期短，投资少，便于追踪市场变化及时修改产品设计，以及开发工具智能化等特点。近年来，FPGA／CPLD发展迅速，随着集成电路制造工艺的不断进步，高性价比的FPGA／CPLD器件推陈出新，使FPGA／CPLD成为当今硬件设计的重要途径。在FPGA／CPLD的应用设计开发中，VHDL语

  3. 所属分类：其它

    • 发布日期：2020-11-10
    • 文件大小：350kb
    • 提供者：weixin_38660295

  1. 电源技术中的基于VHDL的多功能可变模计数器设计方案 （1）

  2. 0 引 言　　随着电子技术、计算机技术和EDA技术的不断发展，利用FPGA／CPLD进行数字系统的开发已被广泛应用于通信、航天、医疗电子、工业控制等领域。与传统电路设计方法相比，FPGA／CPLD具有功能强大，开发周期短，投资少，便于追踪市场变化及时修改产品设计，以及开发工具智能化等特点。近年来，FPGA／CPLD发展迅速，随着集成电路制造工艺的不断进步，高性价比的FPGA／CPLD器件推陈出新，使FPGA／CPLD成为当今硬件设计的重要途径。在FPGA／CPLD的应用设计开发中，VHDL语言作

  3. 所属分类：其它

    • 发布日期：2020-11-10
    • 文件大小：343kb
    • 提供者：weixin_38688550

  1. 基于量子元胞自动机的模可变计数器设计

  2. 模可变计数器是一种功能丰富、灵活性很强的时序逻辑电路。基于一种二维纳米尺度计算范例量子元胞自动机(QCA)设计了一种2位模可变计数器单元电路,该计数器由2个JK触发器和5个基本逻辑门构成。采用置零模式设置了计数器的初始状态,该方法为解决QCA时序逻辑电路设计中输出端随机初始状态的消除问题提供了一条有效途径。在QCA版图设计过程中,通过延迟匹配规则完成了反馈回路的时钟布线。QCADesigner软件仿真结果表明,设计的计数器具有正确的逻辑功能,当两位模式控制信号M2M1为01,10和11时,分别实

  3. 所属分类：其它

  1. 基于VHDL的多功能可变模计数器设计

  2. 0 引 言 　　随着电子技术、计算机技术和EDA技术的不断发展，利用FPGA／CPLD进行数字系统的开发已被广泛应用于通信、航天、医疗电子、工业控制等领域。与传统电路设计方法相比，FPGA／CPLD具有功能强大，开发周期短，投资少，便于追踪市场变化及时修改产品设计，以及开发工具智能化等特点。近年来，FPGA／CPLD发展迅速，随着集成电路制造工艺的不断进步，高性价比的FPGA／CPLD器件推陈出新，使FPGA／CPLD成为当今硬件设计的重要途径。在FPGA／CPLD的应用设计开发中，VHDL语

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：332kb
    • 提供者：weixin_38725625

  1. 小电流接地选线装置可编程采样系统设计

  2. 在分析了小电流接地选线装置采样系统特点的基础上,介绍了以复杂可编程逻辑器件(CPLD)为核心的可编程采样系统的结构及其设计方法.给出了可编程采样系统的整体设计方案,利用CPLD强大的硬件可编程能力实现系统采样频率和采样通道数的可编程设置,介绍了其原理和特点.介绍了"异或"状态机,分析了其工作时序,利用其状态的改变实现采样频率的可调;设置模值可变计数器来实现采样通道数的设置;用状态机控制AD的工作时序,实现AD与CPU工作的分离;用CPLD控制采样通道的转换,读写转换数据.结合分析AD采样时序的控

  3. 所属分类：其它

    • 发布日期：2021-01-14
    • 文件大小：740kb
    • 提供者：weixin_38693967
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