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  1. 用一位全加器设计一个四位的加法器

  2. 它是基于EDA MAX+plus 集成环境下，全加器的设计用一位全加器来设计四位全加器

  3. 所属分类：数据库

    • 发布日期：2011-03-22
    • 文件大小：6kb
    • 提供者：fzqy4700

  1. 数字电路 全加器 全加器

  2. 相加时不考虑进位的二进制的加法则称为半加，所用的电路叫半加器。相加时考虑来自低位的进位以及向高位的进位的二进制加法则称为全加，所用的电路叫全加器。全加器的逻辑表达式为： 它有三个输入端An、Bn、Cn-1。Cn-1为低位来的进位输入端，两个输入端Cn、Sn。两个多位数相加时每一位都是带进位相加，所以必须用全加器。这时，只要依次将低一位的进位输出接到高位的进位输入，就可构成多位加法器了。74LS283是中规模集成四位二进制全加器，其引脚排列如图2.3.1所示。 全加器除完成加法运算以外，还可用来

  3. 所属分类：专业指导

    • 发布日期：2011-04-17
    • 文件大小：132kb
    • 提供者：zzb13425138525

  1. 用一位全加器设计一个四位的加法器

  2. 用一位全加器设计一个四位的加法器 用一位全加器设计一个四位的加法器

  3. 所属分类：其它

    • 发布日期：2011-11-27
    • 文件大小：839kb
    • 提供者：xhh7775808

  1. 数字逻辑实验指导书

  2. 目录 第一部分 实验准备 第一章 数字逻辑实验要求 预备-1 第二章 数字逻辑实验基本知识 预备-2 第三章 MAX+plus II实验操作步骤 预备-5 第二部分 实验 实验一 逻辑门电路的功能与测试 实验-1 （一） 或门的逻辑功能测试 （二） 与非门74LS00的逻辑功能测试 （三） 或非门74LS02的逻辑功能测试 （四） 与非门74LS20的逻辑功能测试 （五） 异或门74LS86的逻辑功能测试 实验二 复合逻辑电路功能的实现测试 实验-6 （一） 用与非门组成异或门并测试验证其功能

  3. 所属分类：讲义

    • 发布日期：2018-11-27
    • 文件大小：720kb
    • 提供者：qq_41614770

  1. 一位的全加法器,四位加减法器设计(logisim).zip

  2. 在Logisim设计一个用4个FA4构成一个4位的加减法器：可以在引脚输出结果，并显示在LED上。输入采用手动设置引脚

  3. 所属分类：讲义

    • 发布日期：2020-04-29
    • 文件大小：3kb
    • 提供者：liuyiming2019

  1. 计算机组成原理复习资料.pdf

  2. 计算机组成原理的复习资料by中大，这个里边总结的东西非常独到Computer Organization and design the hardware/Software Interface Fifth editic 性能度量公式:CPU性能公式:cPU时间=指令数*cP时钟周期时间 或 cPU时间=指令数CP时钟频率 指令数:执行某程序所需的指令数量;CPl:执行某个程序段时每条指令所需的时钟周 期数;时钟周期时间:时钟频率的倒数 功耗墙:功耗( Power),功率的损耗,在单位吋间中所消耗的能

  3. 所属分类：讲义

  1. 2015-频谱分析仪设计报告汇编.pdf

  2. 2015年的大学生电子设计大赛题目-频谱分析仪设计报告-汇编，都是获得国赛一二等奖的作品E题80MHz~100MHz频谱分析仪 、任务 设计制作一个简易频谱仪。频谱仪的本振源用锁相环制作。频谱仪的基本结构图如图 E-1所示。 信号源输入一混频 滤波 显示 本振源 频率显示 图E-1频谱仪的基本结构图 要求 1.基本要求 制作一个基于锁相环的本振源: (1)频率范围90~110MHz; (2)频率步进100kHz; (3)输出电压幅度10~100mV,可调; (4)在整个频率范围内可自动扫描;扫描

  3. 所属分类：硬件开发

    • 发布日期：2019-07-01
    • 文件大小：12mb
    • 提供者：gxiangming