在实际应用时Verilog在许多方面强于VHDL： Verilog代码短于VHDL，综合结果 规模小于VHDL。 Verilog易学、易用，学习周期短 Verilog贴近硬件，尤其在ASIC设计方面Verilog能描述最低层的结构，VHDL则不能。 VHDL更依赖于综合器的综合能力，而现阶段的综合器还没到达某个层次。 Verilog的库支持更好，它本身来至企业标准；VHDL的综合与仿真库往往需要其他语言基础之上。