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  1. FPGA/CPLD数字电路设计经验分享

  2. FPGA/CPLD数字电路设计经验分享 1 数字电路设计中的几个基本概念： 1.1 建立时间和保持时间： 1.2 FPGA中的竞争和冒险现象 1.3 清除和置位信号 1.4 触发器和所存器： 2 FPGA/CPLD中的一些设计方法 2.1 FPGA设计中的同步设计 2.2 FPGA设计中的延时电路的产生： 2.3 如何提高系统的运行速度 2.5 寄存异步输入信号 2.6 FPGA/CPLD中的时钟设计

  3. 所属分类：硬件开发

    • 发布日期：2009-05-09
    • 文件大小：1mb
    • 提供者：olishuai

  1. FPGA/CPLD数字电路设计经验分享

  2. 摘要：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。

  3. 所属分类：硬件开发

    • 发布日期：2009-05-27
    • 文件大小：1mb
    • 提供者：ynb1977

  1. FPGA/CPLD数字电路设计经验分享

  2. 在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。

  3. 所属分类：硬件开发

    • 发布日期：2009-08-09
    • 文件大小：1mb
    • 提供者：s52zok

  1. FPGA/CPLD数字电路设计经验分享

  2. 在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。

  3. 所属分类：嵌入式

    • 发布日期：2009-10-15
    • 文件大小：1mb
    • 提供者：mynewlifever

  1. FPGA/CPLD数字电路设计经验分享

  2. 在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。 该文献介绍了建立保持时间、毛刺、竞争冒险、同步设计等

  3. 所属分类：硬件开发

    • 发布日期：2009-12-19
    • 文件大小：929kb
    • 提供者：xzj158629

  1. FPGA/CPLD数字电路设计经验分享

  2. 在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。

  3. 所属分类：硬件开发

    • 发布日期：2009-12-22
    • 文件大小：929kb
    • 提供者：yg031

  1. FPGA设计中的基本问题

  2. FPGA设计中的基本问题:FPGA/CPLD数字电路设计经验分享

  3. 所属分类：硬件开发

    • 发布日期：2009-12-26
    • 文件大小：1mb
    • 提供者：ycl1234567890

  1. FPGA CPLD数字电路设计经验分享.7z

  2. FPGA CPLD数字电路设计经验分享.7z

  3. 所属分类：硬件开发

    • 发布日期：2010-03-11
    • 文件大小：946kb
    • 提供者：samsho2

  1. FPGA/CPLD数字电路设计经验分享

  2. FPGA/CPLD数字电路设计经验分享,描述了在用FPGA进行数字电路设计中应该注意的问题.

  3. 所属分类：硬件开发

    • 发布日期：2010-04-10
    • 文件大小：47kb
    • 提供者：qiu578

  1. FPGA/CPLD数字电路设计经验分享

  2. 在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。

  3. 所属分类：硬件开发

    • 发布日期：2010-04-30
    • 文件大小：1mb
    • 提供者：qqnmb

  1. FPGA/CPLD 数字电路设计经验分享

  2. FPGA/CPLD 数字电路设计经验分享 时序 延时 毛刺

  3. 所属分类：硬件开发

    • 发布日期：2010-05-19
    • 文件大小：1021kb
    • 提供者：dianke05101

  1. FPGA数字电路设计经验

  2. ：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中， 对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解 RTL 电路时序模型的 基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采 用这种方式可以使电路的后仿真通过率大大提高， 并且系统的工作频率可以达到一个较高水平

  3. 所属分类：硬件开发

    • 发布日期：2010-05-25
    • 文件大小：1mb
    • 提供者：lyone00

  1. FPGA开发全攻略_上

  2. FPGA开发全攻略— 工程师创新设计宝典 上册 基础篇 2009年2月 1.0版 前言 2 第一章、为什么工程师要掌握FPGA开发知识？ 5 第二章、FPGA基本知识与发展趋势 7 2.1 FPGA结构和工作原理 7 2.1.1 梦想成就伟业 7 2.1.2 FPGA结构 8 2.1.3 软核、硬核以及固核的概念 15 2.1.4 从可编程器件发展看FPGA未来趋势 15 第三章、FPGA主要供应商与产品 17 3.1.1 赛灵思主要产品介绍 17 第四章、FPGA开发基本流程 29 4.1

  3. 所属分类：硬件开发

    • 发布日期：2010-10-31
    • 文件大小：6mb
    • 提供者：ppabcdqq

  1. FPGA/CPLD数字电路设计经验分享

  2. FPGA/CPLD数字电路设计经验分享,有助于快速入门FPGA/CPLD

  3. 所属分类：专业指导

    • 发布日期：2011-08-29
    • 文件大小：1mb
    • 提供者：lynchyong

  1. 电路设计[FPGA]设计经验.pdf

  2. FPGA设计经验谈，HIGH LEVEL，更具实践性。

  3. 所属分类：硬件开发

    • 发布日期：2011-11-12
    • 文件大小：172kb
    • 提供者：bobooscar

  1. 电路设计[FPGA]设计经验

  2. 电路设计[FPGA]设计经验，详细介绍了FPGA的设计开发经验及技巧

  3. 所属分类：嵌入式

    • 发布日期：2011-12-01
    • 文件大小：172kb
    • 提供者：jouney316

  1. 电路设计[FPGA]设计经验

  2. 电路设计[FPGA]设计经验，站在巨人的肩膀上

  3. 所属分类：其它

    • 发布日期：2013-10-10
    • 文件大小：172kb
    • 提供者：sinian1012

  1. FPGA CPLD数字电路设计经验分享

  2. FPGA CPLD数字电路设计经验分享。

  3. 所属分类：硬件开发

    • 发布日期：2013-11-17
    • 文件大小：912kb
    • 提供者：u012453583

  1. FPGA/CPLD数字电路设计经验分享

  2. 在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。

  3. 所属分类：嵌入式

    • 发布日期：2010-07-15
    • 文件大小：1mb
    • 提供者：gzhengyu

  1. FPGA设计经验之边沿检测

  2. 在一个时钟频率16MHz的同步串行总线接收电路里，串行总线波特率为1Mbps。在串行总线的发送端是在同步时钟（1MHz）的上升沿输出数据，在接收端在同步时钟的下降沿对输入数据进行接收采样。在这个接收电路里检测同步时钟的下降沿是必不可少的。假设主时钟-clk，同步时钟-rck，同步数据-data。

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：117kb
    • 提供者：weixin_38651507
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